本文格式為Word版，下載可任意編輯——數(shù)字規(guī)律試驗報告電子科技大學(xué)

實驗報告

學(xué)生姓名：任彥璟學(xué)號：2023040101018指導(dǎo)教師：吉家成米源王華

一、試驗項目名稱：Verilog時序規(guī)律設(shè)計二、試驗?zāi)康模?/p>

把握邊沿D觸發(fā)器74x74、同步計數(shù)器74x163、4位通用移位寄放器74x194，的工作原理。

設(shè)計移位寄放器74x194設(shè)計3位最大序列長度線性反饋移位寄放器（LFSR：LinearFeedbackShiftRegister）計數(shù)器。

設(shè)計同步計數(shù)器74x163。

三、試驗內(nèi)容：

1．設(shè)計邊沿D觸發(fā)器74x74。2．設(shè)計通用移位寄放器74x194。

3．采用1片74x194和其它小規(guī)模規(guī)律門設(shè)計3位LFSR計數(shù)器。4．設(shè)計4位同步計數(shù)器74x163。

四、試驗原理：

74x74規(guī)律電路圖

CLK_DCLR_L_Dw1w2w5w3w4w6w7w10w8w9w11w12w15w13S1_LS1_HS0_LS0_Hw14w16w17w20w18w19

74x194規(guī)律電路圖

3位LFSR規(guī)律電路圖

74x163規(guī)律電路圖

上圖的設(shè)計可以采用門級描述，也可以采用教材《數(shù)字設(shè)計—原理與實踐》（第4版）第525頁的表8-20中的行為描述

五、試驗器材（設(shè)備、元器件）：

PC機(jī)、WindowsXP、Anvyl或Nexys3開發(fā)板、XilinxISE14.7開發(fā)工具、

DigilentAdept下載工具。

六、試驗步驟：

試驗步驟包括：建立新工程，設(shè)計代碼與輸入，設(shè)計測試文件，設(shè)置仿真，查看波形，約束與實現(xiàn)、生成流代碼與下載調(diào)試。

七、關(guān)鍵源代

modulevr74x74(CLK,D,PR_L,CLR_L,Q,QN);inputCLK,D,PR_L,CLR_L;outputQ,QN;wirew1,w2,w3,w4;nand(w1,PR_L,w2,w4);nand(w2,CLR_L,w1,CLK);nand(w3,w2,CLK,w4);nand(w4,CLR_L,w3,D);nand(Q,PR_L,w2,QN);nand(QN,Q,w3,CLR_L);endmodule碼及波形圖：

1．D觸發(fā)器的Verilog代碼

源碼如下

modulevr74x74_tb;//InputsregCLK;regD;regPR_L;regCLR_L;//OutputswireQ;wireQN;//InstantiatetheUnitUnderTest(UUT)vr74x74uut(.CLK(CLK),.D(D),.PR_L(PR_L),.CLR_L(CLR_L),.Q(Q),.QN(QN));initialbeginCLK=0;PR_L=1;CLR_L=1;D=0;#4D=1;#2D=0;#8D=0;#2D=1;#13CLR_L=0;#10CLR_L=1;#10PR_L=0;#5D=0;#10PR_L=1;endalwaysbegin#5CLK=~CLK;endendmodule

仿真結(jié)果如下圖所示

檢查輸入輸出關(guān)系，設(shè)計無誤。

2．4位通用移位寄放器74x194

源碼如下:

moduleVr74x194(CLK,CLR_L,LIN,RIN,S1,S0,A,B,C,D,QA,QB,QC,QD);inputCLK,CLR_L,LIN,RIN,S1,S0,A,B,C,D;outputQA,QB,QC,QD;wireCLK_D;wireCLR_L_D;wireS1_L,S1_H;wireS0_L,S0_H;wireQAN,QBN,QCN,QDN;wirew1,w2,w3,w4,w5,w6,w7,w8,w9,w10;wirew11,w12,w13,w14,w15,w16,w17,w18,w19,w20;buf(CLK_D,CLK);buf(CLR_L_D,CLR_L);not(m1,S1);not(m0,S0);and(n1,S0,m1,RIN);and(n2,S0,S1,A);and(n3,m0,m1,QA);and(n5,S0,m1,QA);and(n6,S0,S1,B);and(n7,m0,m1,QB);and(n8,m0,S1,QC);and(n9,S0,m1,QB);and(n10,S0,S1,C);and(n11,m0,m1,QC);and(n12,m0,S1,QD);and(n13,S0,m1,QC);and(n14,S0,S1,D);and(n15,m0,m1,QD);and(n16,m0,S1,LIN);or(p1,n1,n2,n3,n4);or(p2,n5,n6,n7,n8);or(p3,n9,n10,n11,n12);or(p4,n13,n14,n15,n16);vr74x74q1(CLK_D,p1,1'b1,CLR_L_D,QA,QAN);vr74x7