數(shù)字跑表設(shè)計(jì)趙杰任務(wù)要求設(shè)計(jì)一個(gè)數(shù)字跑表，實(shí)現(xiàn)“百分秒”、“秒”和“分”的計(jì)時(shí)及顯示?！懊搿焙汀胺帧蹦軐?shí)現(xiàn)從“00”到“59”的循環(huán)計(jì)數(shù)；“百分秒”能實(shí)現(xiàn)從“00”到“99”的循環(huán)計(jì)數(shù)。時(shí)間顯示利用的是開(kāi)發(fā)板上提供的LED數(shù)碼顯示器。時(shí)鐘信號(hào)來(lái)源于開(kāi)發(fā)板提供的時(shí)鐘信號(hào)。

具有復(fù)位、暫停、秒表計(jì)數(shù)的功能；任務(wù)分析圖1數(shù)字跑表的系統(tǒng)框圖模塊劃分分頻模塊計(jì)數(shù)模塊顯示控制確定FPGA的規(guī)格編號(hào)規(guī)格1復(fù)位信號(hào)高有效，對(duì)系統(tǒng)異步清零2暫停信號(hào)低電平秒表計(jì)數(shù)，高電平停止計(jì)數(shù)3百分秒、秒、分鐘計(jì)數(shù)均采用BCD碼計(jì)數(shù)方式百分秒計(jì)數(shù)器秒計(jì)數(shù)器分計(jì)數(shù)器flag1flag2pause跑表模塊clkresetms_hms_ls_hs_lm_hm_l設(shè)計(jì)方案秒計(jì)數(shù)器分計(jì)數(shù)器flagpauseresets_h[3:0]s_l[3:0]m_h[3:0]m_l[3:0]clk接口信號(hào)定義信號(hào)名I/O含義clkI100HZ時(shí)鐘輸入resetI復(fù)位信號(hào)，高電平有效pauseI暫停信號(hào)，低電平計(jì)數(shù)，高電平暫停ms_hO百分秒高位ms_lO百分秒低位s_hO秒信號(hào)高位s_lO秒信號(hào)低位m_hO分鐘信號(hào)高位m_lO分鐘信號(hào)低位設(shè)計(jì)輸入modulepaobiao( clk, reset, pause, ms_h, ms_l, s_h, s_l, m_h, m_l );

input clk,reset,pause;output[3:0] ms_h,ms_l,s_h,s_l,m_h,m_l;reg[3:0] ms_h,ms_l,s_h,s_l,m_h,m_l;reg flag1,flag2;......（程序主體部分）......endmodule原理圖輸入Verilog/VHDL輸入功能仿真目的：對(duì)設(shè)計(jì)進(jìn)行不帶器件延時(shí)信息的邏輯功能仿真，驗(yàn)證電路功能是否滿(mǎn)足設(shè)計(jì)要求DUT查看輸出波形TESTBENCH功能仿真---編寫(xiě)testbenchmoduletb_paobiao;

reg clk,reset,pause;wire[3:0] ms_h,ms_l,s_h,s_l,m_h,m_l;paobiaou_paobiao(clk,reset,pause,ms_h,ms_l,s_h,s_l,m_h,m_l);//時(shí)鐘產(chǎn)生模塊initialbegin clk=1'b0;endalways #5clk=~clk;//復(fù)位信號(hào)產(chǎn)生initialbegin reset=1'b0; #100reset=1'b1; #10reset=1'b0;end//暫停信號(hào)產(chǎn)生initialbegin pause=1'b1; #300pause=1'b0; #119905pause=1'b1; #30pause=1'b0;endendmodule仿真波形電路綜合門(mén)級(jí)網(wǎng)表是利用廠商提供的器件庫(kù)生成的，由與、或、非、寄存器等基本邏輯單元組成的連接關(guān)系SynthesizeVerilog/VHDL原理圖門(mén)級(jí)網(wǎng)表該網(wǎng)表可以用來(lái)進(jìn)行門(mén)級(jí)前仿真，更重要的是還可以用來(lái)后端布局布線(xiàn)綜合之后的部分原理圖布局布線(xiàn)布局：將綜合輸出的邏輯網(wǎng)表適配到具體FPGA器件的物理單元上布線(xiàn)：實(shí)現(xiàn)FPGA器件元件之間的互連布局