EX-3組合邏輯與順序邏輯的差異國立宜蘭大學電機工程系國立宜蘭大學電機工程系彭世興教師編製國立宜蘭大學電機工程系1.組合邏輯與順序邏輯的電路差異輸入輸出組合邏輯OR,AND,….輸入輸出順序邏輯時間(順序)RS,JK正反器,….組合邏輯沒有時序信號CLK而順序邏輯有時序信號CLK國立宜蘭大學電機工程系2.組合邏輯的特性輸入輸出組合邏輯輸入改變輸出馬上改變?yōu)閬K行性(同時性)處理方式國立宜蘭大學電機工程系3.順序邏輯的電路特性順序邏輯輸入改變輸出不會馬上改變?yōu)轫樞蛐?非同時性)處理方式輸入輸出順序邏輯要有時間信號(CK)4.組合邏輯的查表法設(shè)計方式國立宜蘭大學電機工程系a.邏輯語法描述

LED0<=notswa

AND

notswb

AND

notswc

;b.“when…else”指令描述LED_out(0)<=‘1’when

sw_in=“000”else‘0’;國立宜蘭大學電機工程系“when…else”為組合邏輯指令不能用於順序邏輯的描述ARCHITECTURE

behavior

OFex2ISBEGINLED_out(0)<=‘1’when

sw_in=“000”else‘0’;LED_out(1)<=‘1’whensw_in=“001”else‘0’;LED_out(2)<=‘1’whensw_in=“010”else‘0’;LED_out(3)<=‘1’whensw_in=“011”else‘0’;LED_out(4)<=‘1’whensw_in=“100”else‘0’;LED_out(5)<=‘1’whensw_in=“101”else‘0’;LED_out(6)<=‘1’whensw_in=“110”else‘0’;LED_out(7)<=‘1’whensw_in=“111”else‘0’;ENDbehavior;國立宜蘭大學電機工程系5.邏輯電路的資料屬性語法描述：國立宜蘭大學電機工程系6.邏輯電路的訊號屬性語法描述：國立宜蘭大學電機工程系7.順序邏輯敘述的方法VHDL順序敘述的方法只能出現(xiàn)在process、procedure、function中Process藉由signal或port與外部連接procedure、function為副程式陳述其中function只能回傳一個值

procedure能回傳多個值國立宜蘭大學電機工程系Label：process(所有條件訊號)

begin

順序性行為描述;

end

process;國立宜蘭大學電機工程系在process的所描述的行為模式內(nèi)皆為順序性處理其基本語法如下：條件訊號有變化時process才會執(zhí)行

process的敘述若沒有if及wait指令時process的敘述有if及wait指令時國立宜蘭大學電機工程系為順序邏輯指令條件訊號有變化時process才會執(zhí)行一次為組合邏輯指令輸入改變輸出馬上改變程式的架構(gòu)Architecture部份為：

process(CK)

begin

if(CK’event)and(CK=‘0’)then

Q<=Q+1;endif;

endprocess;CK國立宜蘭大學電機工程系下緣觸發(fā)8.以if…then…endif

指令設(shè)計一個下緣觸發(fā)的計數(shù)器：CK’event=CK變化時CK國立宜蘭大學電機工程系上緣觸發(fā)9.以if…then…endif

指令設(shè)計一個上緣觸發(fā)的計數(shù)器：程式的架構(gòu)Architecture部份為：

process(CK)

begin

if(CK’event)and(CK=‘1’)then

Q<=Q+1;endif;

endprocess;10.計數(shù)器的電路設(shè)計國立宜蘭大學電機工程系計數(shù)器的電路設(shè)計屬於順序敘述