半導(dǎo)體器件的靜電損傷及防護

半導(dǎo)體器件在制造、測試、存儲、運輸及裝配過程中，儀器設(shè)備、材料及操作者

都很容易因摩擦而產(chǎn)生幾千伏的靜電電壓。當(dāng)器件與這些帶電體接觸時，帶電體

就會通過器件引出腳(Pin)放電，導(dǎo)致器件失效。靜電放電(Elcctro-Static-Dischargc)

損傷不僅對MOS器件很敏感，而且在雙極(Bipolar)器件中同樣也存在ESD損

傷問題。

1.靜電的產(chǎn)生

(1)摩擦起電

(2)感應(yīng)起電

(3)人體靜電

表1-1列出了活動人體身上的典型電壓。

表1-1活動中人體身上的典型電壓

電壓(KV)

人體活動

相對濕度20%相對濕度80%

在人造地毯上走動351.5

在聚乙烯地板上走動120.25

在工作臺上工作60.1

坐在人造革椅上181.5

拿乙烯包70.6

拾起乙烯袋201.2

2.影響摩擦起電電荷量的因素

(1)相對濕度

(2)材料

(3)接觸面積

(4)摩擦頻率

3.靜電能量與電荷量

1

⑴靜電能量E=1/2CV2

(2)電荷量Q=CV

4.ESD的危害性

在典型工作環(huán)境中，人體電容約為150pf,如果感應(yīng)的電荷量約0.6pC,那么就

會導(dǎo)致4KV的靜電勢，這時人體所帶靜電能量是1.2毫焦耳。我們試想帶電人

體作用在集成電路上，會發(fā)生什么呢？它會產(chǎn)生一個強電場然后擊穿集成電路內(nèi)

部的一些絕緣體或PN結(jié)；它會對集成電路內(nèi)部的元器件放電，雖然時間非常短，

典型值約10ns?100ns,但瞬間電流可達1A?10A,這足以造成半導(dǎo)體器件的熱破

壞。因為人體活動范圍大，而人體靜電又容易被人們忽視，所以人體靜電放電往

往是引起半導(dǎo)體器件靜電損傷的主要原因之一，它對半導(dǎo)體器件的危害最大。

5.ESD損傷模型與測試方法

(1)HMR(hiimanBodyModel)

HBM是根據(jù)帶靜電的操作者與器件的引出腳接觸，通過器件對地放電，使器件

失效而建立的。等效電路如圖4-1所示。

10M1500

HVSupply-------------------o---------IZZ)-------DUT

lOOpf

圖4-1HBM模型

(2)CDM(Charged-DeviceModel)

CDM是基于已帶電的器件通過引出腳對地放電引起器件失效。模型如圖4-2所

不o

2

(3)MM(MachineModel)

MM可模擬HBM最惡劣之情形，模型如圖4-3所示。

10M

HVSupply------Q2]--------0------------------DUT

200pf

圖4-3MM模型

(4)FIM(Field-InducedModel)

當(dāng)器件處于靜電場環(huán)境中，在器件內(nèi)部將感應(yīng)出電位差，從而引起器件ESD失

效，這就是電場感應(yīng)模型(FIM)

⑸失效判據(jù)(FailureCriteria)

在給定電壓下受ESD過應(yīng)力后PIN上的漏電電流通常被作為失效判據(jù)。請注意

不是用受應(yīng)力后集成電路的所有功能參數(shù)來評價。

(6)測試程序

選取測試方法(如常用的HBM與MM)，測試標(biāo)準(zhǔn)(常用UHBM>±2000V；

UMM>±300V或250V)與樣品數(shù)目。確定PIN的組合、相鄰兩次測試時間間隔(讓

DUT冷卻)以及Zap的次數(shù)。

6.靜電損傷的失效模式

(1)突發(fā)性完全失效

突發(fā)性完全失效是器件的一個或多個電參數(shù)突然劣化，完全失去規(guī)定功能的一種

失效。通常表現(xiàn)為開路、短路以及電參數(shù)嚴(yán)重漂挈。

半導(dǎo)體器件ESD損傷失效現(xiàn)象主要表現(xiàn)為：

介質(zhì)擊穿

鋁互連線損傷與燒熔

硅片局部區(qū)域熔化

PN結(jié)損傷與熱破壞短路

擴散電阻與多晶電阻損傷(包括接觸孔損傷)

ESD可觸發(fā)CMOS集成電路內(nèi)部寄生的可控硅(SCR)“閂鎖"(Latch-up)效應(yīng)，

3

導(dǎo)致器件被過大電流燒毀。

(2)潛在性失效

如果帶電體的靜電勢或存儲的靜電能量較低，或ESD回路有限流電阻存在，-

次ESD脈沖不足以引起器件發(fā)生突發(fā)性完全失效。但它會在器件內(nèi)部造成輕微

損傷，這種損傷又是積累性的。隨著ESD脈沖次數(shù)增加，器件的損傷閾值電壓

逐漸下降，器件的電參數(shù)逐漸劣化，這類失效稱為潛在性失效。它降低了器件抗

靜電的能力，降低了器件的使用可靠性。

7.靜電損傷的失效機理

(1)電流型損傷機理

PN結(jié)短路--ESD引起PN結(jié)短路是最常見的失效現(xiàn)象。失效是由PN結(jié)二次

擊穿時產(chǎn)生的焦耳熱導(dǎo)致局部溫度超過鋁硅共晶溫度，引起合金釘穿透PN

結(jié)而失效。版圖設(shè)計對PN結(jié)短路有很大影響，最敏感的是接觸孔尺寸、形

狀及位置。較好的辦法是在一個擴散區(qū)內(nèi)設(shè)置多個小接觸孔，以便增加孔周

長；用圓形接觸孔可避免電流的非均勻流動，增加接觸孔與擴散區(qū)的間距，

可防止電流在接觸孔角落處集中。

鋁互連線損傷--鋁互連線在大電流ESD脈沖的過功率作用下容易引起熔化開

路，尤其是臺階處鋁條。ESD損傷有時可使鋁互連局部區(qū)域發(fā)生球化(局部

電流集中處)，造成氧化層擊穿，影響電路可靠性。鋁互連線承受大電流能

力依賴它的橫截面積，因此輸入保護結(jié)構(gòu)應(yīng)盡量靠近壓焊點(PAD)以縮短鋁

互連線長度，鋁互連走線應(yīng)做得足夠?qū)?，以提高抗電過應(yīng)力的能力。

電阻損傷--大電流下的電阻I-V特性會呈現(xiàn)Snapback現(xiàn)象。一旦出現(xiàn)

Snapback,在強電場下電子與空穴都參與導(dǎo)電，進而由于熱導(dǎo)致硅熔化。電

阻抗電過應(yīng)力的的能力取決于其端頭、接觸孔的大小以及電阻條寬與長度。

擴散電阻的抗靜電能力優(yōu)丁多晶電阻，這是由丁多晶電阻的散熱性能比擴散

電阻差。

(2)電壓型損傷機理

柵氧穿通-由ESD產(chǎn)生的強電場會引起柵氧(Gateoxide)穿通。當(dāng)柵氧有

針孔(pinhole)時，擊穿首先在針孔處發(fā)生。所以在MOS或BiMOS集成

電路中必須對I/O處的MOS晶體管施以保護電路。

4

鋁互連線與擴散區(qū)短路--短路常發(fā)生在鍵合點(PAD)連接的擴散電阻和

橫跨其上的電源鋁條之間。由于它們之間是熱氧化層且厚度較厚，所以

這種短路失效幾率比較小。

鋁互連線與多晶電阻短路--短路常發(fā)生在鍵合點(PAD)連接的多晶電阻

和橫跨其上的電源或地互連線之間。由于鋁互連線與多晶電阻之間介質(zhì)

擊穿強度比熱氧化低得多，當(dāng)輸入端引入ESD時可導(dǎo)致該處介質(zhì)擊穿短

路，因此版圖設(shè)計時輸入端的多晶電阻條與鋁條之間應(yīng)留足夠距離更

要防止多晶電阻條與鋁條重疊。

PN結(jié)雪崩開通機構(gòu)

8.ESD保護電路中的元器件

雪崩二極管(Avalanchediode).利用二極管反向雪崩擊穿特性，使靜電壓

嵌位；由于反向擊穿動態(tài)電阻小，能夠泄放FSD能量。

SnapbackNPN晶體管-因為be短路或be之間串有一個電阻的ce擊穿存

在負(fù)阻效應(yīng)，Snapback晶體管對ESD能量吸收效果很好。

電阻-與電容一起能減小ESD脈沖的斜率。

Snapback可控硅(SCR)-利用Snapback可控硅的負(fù)阻效應(yīng)，能有效地吸收

ESD能量。它常用在CMOS集成電路中.

9.Bipolar集成電路中ESD保護電路設(shè)計與版圖考慮

(1)基本的ESD保護電路設(shè)計

I/O-pinsESD保護電路如圖9-1所示。當(dāng)一個晶體管且連接到PAD.

而這個晶體管發(fā)射區(qū)面積W140pm2時，這個晶體管必須被保護c

+VQSupplyVoltage

圖9-1ESDprotectioncircuit

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第二個ESD保護電路如圖9-2所示。當(dāng)一個PAD上的電壓大于電源電

壓或因電路性能要求不能施加對電源保護電路，如HF輸入端因需要穩(wěn)

定時就采用這種保護電路。

Supply-lane

_GND

圖9-2ESDProtectionCircuit

第三個ESD保護電路如圖9?3所示。這個保護電路既有電壓限制也有電

流限制。電阻與后面電路的輸入電容一起能減小ESD脈沖的斜率。

圖9-3ESDProtectioncircuit

第四個ESD保護電路如圖9-4所示。在大多數(shù)情形下電源與Substrate之

間的寄生電容太小時需要這種電源對地的保護電路。

圖9-4ESD-Circuitforsupplypin

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(2)版圖考慮

應(yīng)避免PAD與電源或地之間直接連接高摻雜的PN結(jié)(NPN的be結(jié))。

如有可能使用浮島(floatingisland)上的電阻與NPN的基極或發(fā)射極串

聯(lián)。另有可能請用PNP代替NPNO

為了減小所受應(yīng)力PN結(jié)的電流密度(如NPN的eb結(jié))，請不要在輸入

PINS上使用最小尺寸的器件。

在與PADS接合的電路(interfacecircuits)中，避免使用最小尺寸器件與薄

氧化層的元器件。

直接連接到PADS上的所有電阻應(yīng)有一個浮島(floatingisland