第10章組合邏輯電路

本章提要通過(guò)第9章的學(xué)習(xí)，可對(duì)簡(jiǎn)單的組合邏輯電路進(jìn)行分析和設(shè)計(jì)。本章進(jìn)一步討論組合邏輯電路的共同特點(diǎn)及其分析和設(shè)計(jì)的各種方法，從物理概念上說(shuō)明競(jìng)爭(zhēng)和險(xiǎn)象。本章介紹幾種常見(jiàn)的組合邏輯電路模塊：編碼器、譯碼器、多路選擇器、數(shù)值比較器和加法器。這些電路模塊有相應(yīng)的中規(guī)模集成電路產(chǎn)品，本章扼要介紹了它們的電路原理及其應(yīng)用。

本章進(jìn)一步討論組合邏輯電路的共同特點(diǎn)及其分析和設(shè)計(jì)的各種方法。10.1組合邏輯電路的定義及特點(diǎn)10.1.1組合邏輯電路的定義數(shù)字邏輯電路可分為兩類:一類邏輯電路的輸出只與當(dāng)時(shí)輸入的邏輯值有關(guān)，而與輸入信號(hào)作用前電路的狀態(tài)無(wú)關(guān)，這類邏輯電路稱做組合邏輯電路（CombinationalLogicCircuit）。另一類邏輯電路的輸出不僅和當(dāng)時(shí)的輸入邏輯值有關(guān)，而且與電路以前曾輸入過(guò)的邏輯值有關(guān)，這類邏輯電路叫做時(shí)序邏輯電路（SequentialLogicCircuit）。組合邏輯電路在功能上的特點(diǎn)是：信號(hào)傳輸?shù)膯蜗蛐?，輸出狀態(tài)只與當(dāng)時(shí)輸入狀態(tài)有關(guān)，輸出不會(huì)反過(guò)去再影響輸入狀態(tài)。10.1.2組合邏輯電路的特點(diǎn)

組合邏輯電路在結(jié)構(gòu)上的特點(diǎn)是：電路中沒(méi)有反饋構(gòu)成的環(huán)路，不包含存儲(chǔ)信號(hào)的記憶元件，通常由各種門(mén)電路組合而成。

分析和設(shè)計(jì)組合邏輯電路的數(shù)學(xué)工具是邏輯代數(shù)（含真值表和卡諾圖）。

10.2組合邏輯電路的分析

分析組合邏輯電路的目的是：由給出的邏輯電路圖找到其對(duì)應(yīng)的邏輯表達(dá)式，列出它的真值表，說(shuō)明該電路的功能。

分析組合邏輯電路按如下步驟進(jìn)行：

（1）給電路中每個(gè)門(mén)以及各自的輸出標(biāo)注符號(hào)。

（2）依次求出每個(gè)門(mén)的輸出邏輯表達(dá)式。

（3）迭代各邏輯門(mén)的輸出表達(dá)式，并進(jìn)行化簡(jiǎn)，直到求出電路最后輸出的邏輯表達(dá)式，使其僅是電路輸入變量的函數(shù)。

（4）設(shè)定輸入狀態(tài)，求出對(duì)應(yīng)的輸出狀態(tài)，列出反映輸出和輸入關(guān)系的邏輯真值表。

（5）根據(jù)真值表，歸納說(shuō)明電路的邏輯功能。

圖10-1異或門(mén)邏輯圖[解]（1）在邏輯圖上標(biāo)出每個(gè)門(mén)的輸出符號(hào)：C和D。（2）求出每個(gè)門(mén)輸出的邏輯表達(dá)式：（3）迭代各邏輯表達(dá)式，并化簡(jiǎn)：（4）利用F的邏輯表達(dá)式，求出各種輸入組合情況下的F值，填寫(xiě)真值表（表10-1），進(jìn)而可知圖10-1電路的功能是完成異或運(yùn)算。ABCDF00100010011000111010表10-1異或門(mén)真值表[解]（1）在邏輯圖上標(biāo)出每個(gè)門(mén)的輸出符號(hào)：C和D。（2）求出每個(gè)門(mén)輸出的邏輯表達(dá)式：（3）迭代各邏輯表達(dá)式，并化簡(jiǎn)：（4）利用F的邏輯表達(dá)式，求出各種輸入組合情況下的F值，填寫(xiě)真值表（表10-1），進(jìn)而可知圖10-1電路的功能是完成異或運(yùn)算。表10-1異或門(mén)真值表[例10-1]分析圖10-1邏輯電路。[例10-1]分析圖10-1邏輯電路。圖10-1異或門(mén)邏輯圖[解]（1）在邏輯圖上標(biāo)出每個(gè)門(mén)的輸出符號(hào)：C和D。

（2）求出每個(gè)門(mén)輸出的邏輯表達(dá)式：

（3）迭代各邏輯表達(dá)式，并化簡(jiǎn)：

（4）利用F的邏輯表達(dá)式，求出各種輸入組合情況下的F值，填寫(xiě)真值表（表10-1），進(jìn)而可知圖10-1電路的功能是完成異或運(yùn)算。

10.3組合邏輯電路的設(shè)計(jì)

設(shè)計(jì)電路的過(guò)程恰好與分析電路的過(guò)程相反。設(shè)計(jì)組合邏輯電路的步驟如圖10-2所示，其首要一步根據(jù)文字描述的設(shè)計(jì)要求列出真值表，設(shè)計(jì)的成敗將主要取決于所建的真值表是否正確，而以后的設(shè)計(jì)步驟可以手工，也可以由計(jì)算機(jī)輔助設(shè)計(jì)工具完成。

[例10-2]設(shè)計(jì)一個(gè)多數(shù)表決電路。該電路有三個(gè)輸入A、B和C。當(dāng)輸入A、B和C之中有兩個(gè)或三個(gè)為1時(shí)，輸出F為1；其余情況，輸出為0。

[解]（1）根據(jù)電路要求列出真值表（表10-2）。

真值表的每一行對(duì)應(yīng)一個(gè)最小項(xiàng)，可寫(xiě)出邏輯函數(shù)的最小項(xiàng)表達(dá)式：

（2）由真值表畫(huà)出卡諾圖如圖10-3所示。（3）由卡諾圖求出簡(jiǎn)化的邏輯表達(dá)式：

F=AB+BC+AC（4）根據(jù)簡(jiǎn)化的邏輯表達(dá)式畫(huà)出邏輯電路圖10-4所示。10.4組合邏輯電路中的競(jìng)爭(zhēng)險(xiǎn)象

在10.2節(jié)和10.3節(jié)討論組合邏輯電路時(shí)，沒(méi)有考慮門(mén)電路的延時(shí)，而實(shí)際的門(mén)電路對(duì)信號(hào)的傳輸有延時(shí)現(xiàn)象。在組合電路中，當(dāng)邏輯門(mén)有兩個(gè)互補(bǔ)輸入信號(hào)，如A和，同時(shí)向相反狀態(tài)變化時(shí)，由于器件的傳輸延時(shí)，可能會(huì)造成電路的輸出端邏輯電平紊亂，產(chǎn)生過(guò)渡干擾脈沖的現(xiàn)象。如圖10-5（a）所示電路中，給出一個(gè)“或門(mén)”電路D2。當(dāng)輸入信號(hào)A由1變?yōu)?時(shí)，則門(mén)D2的兩個(gè)輸入端，一個(gè)由1變?yōu)?，另一個(gè)B由0變?yōu)?，輸出應(yīng)該為F=1?？墒怯捎趯?shí)際的門(mén)電路有傳輸延時(shí)，當(dāng)輸入信號(hào)A由1變?yōu)?時(shí)，而輸入信號(hào)B的變化落后于輸入信號(hào)A的變化，仍保持為0，輸出F=0，出現(xiàn)了不應(yīng)該有的負(fù)向過(guò)渡的干擾脈沖，見(jiàn)圖10-5（b），這種現(xiàn)象就是競(jìng)爭(zhēng)。但是競(jìng)爭(zhēng)不一定產(chǎn)生負(fù)向過(guò)渡的干擾脈沖，如當(dāng)輸入信號(hào)A由0變?yōu)?時(shí)。我們把邏輯門(mén)有兩個(gè)互補(bǔ)輸入信號(hào)同時(shí)向相反狀態(tài)變化的現(xiàn)象稱為競(jìng)爭(zhēng)；存在競(jìng)爭(zhēng)現(xiàn)象的電路可能產(chǎn)生過(guò)渡干擾脈沖的現(xiàn)象，但不一定產(chǎn)生，故稱為競(jìng)爭(zhēng)險(xiǎn)象。顯然，這種險(xiǎn)象是應(yīng)該避免的。10.5常見(jiàn)的組合邏輯電路

本節(jié)介紹幾種常見(jiàn)的組合邏輯電路，利用這些實(shí)例進(jìn)一步討論組合邏輯電路的分析和設(shè)計(jì)問(wèn)題，并請(qǐng)?zhí)貏e注意每種電路功能及描述它的真值表（或功能表）的建立過(guò)程。

10.5.1編碼器和優(yōu)先編碼器

編碼器（Enconder）的功能是將其輸入信號(hào)轉(zhuǎn)換成對(duì)應(yīng)的二進(jìn)制代碼信號(hào)。用輸出的代碼信號(hào)表示相應(yīng)的輸入信號(hào)，可便于對(duì)其進(jìn)行存儲(chǔ)、傳送和運(yùn)算等處理，例如，在數(shù)字通信設(shè)備中，首先要對(duì)語(yǔ)音信號(hào)進(jìn)行編碼，此后才可進(jìn)行數(shù)字式通訊。

1.互斥輸入的編碼器

本節(jié)討論的編碼器對(duì)幾路二值輸入信號(hào)中的每一路進(jìn)行編碼，即對(duì)應(yīng)每一路輸入信號(hào)給出一個(gè)惟一的二進(jìn)制數(shù)。這種類型的編碼器可用于對(duì)鍵盤(pán)輸入信號(hào)的編碼，其各個(gè)輸入是互相排斥的，即在同一時(shí)刻只能有一個(gè)輸入端的電位為有效電位。圖10-6（a）和表10-3分別為4線-2線編碼器的邏輯圖和功能表。在該編碼器中，輸入信號(hào)的有效電位定為邏輯1電位；輸出按二進(jìn)制編碼。由于各輸入是互斥的，所以表10-3中只有四種情況，其他輸入組合是絕不應(yīng)出現(xiàn)的，不應(yīng)出現(xiàn)的輸入組合所對(duì)應(yīng)的輸出可視為隨意值，這樣可以使設(shè)計(jì)出的編碼器電路較為簡(jiǎn)單。（a）方塊圖；（b）邏輯圖OEX稱為編碼群輸出，它是一個(gè)標(biāo)志位：當(dāng)輸入均為無(wú)效的邏輯0電位時(shí)，OEX為0，表示輸出是無(wú)效的（見(jiàn)表10-3中的第1行）；當(dāng)輸入之中有一個(gè)為有效的邏輯1電位時(shí)，OEX為1，標(biāo)志著此時(shí)輸出的值是有效的（見(jiàn)表10-3中的第2、3、4和第5行）。

I2I3

I0I1000111100001φ0011φ

φ

φ11φ

φ

φ

φ100φ

φ

φ

（b）根據(jù)表10-3可畫(huà)出圖10-7卡諾圖，圖中φ為隨意值，對(duì)應(yīng)著不會(huì)出現(xiàn)的輸入組組合，從而得到：（10-1）由（10-1）（a）Y1=I2+I3

；（b）Y0=I1+I3；（c）QEX=I0+I1I2+I3由和OEX的邏輯表達(dá)式，可畫(huà)出4線-2線編碼器的邏輯圖[圖10-6]。

也可不考慮任意項(xiàng)，直接由真值表得出以上表達(dá)式。

2.優(yōu)先編碼器

優(yōu)先編碼（PriorityEncoder）的各個(gè)輸入之間不是互相排斥的，但各個(gè)輸出端的優(yōu)先權(quán)是不同的。當(dāng)幾個(gè)輸入端同時(shí)出現(xiàn)有效信號(hào)時(shí)，輸出端給出優(yōu)先權(quán)較高的那個(gè)輸入信號(hào)所對(duì)應(yīng)的代碼。圖10-8（a）和表10-4分別為一個(gè)4輸入優(yōu)先編碼器的方塊圖和功能表。在信號(hào)輸入端中，下角標(biāo)號(hào)碼越大的優(yōu)先權(quán)越高。

表10-4中，輸入信號(hào)的有效電平為邏輯1電平；輸出和按二進(jìn)制編碼；輸出OEX為標(biāo)志位。當(dāng)沒(méi)有輸入信號(hào)有效時(shí)，輸出OEX為0，表示此時(shí)的輸出值是無(wú)效的；OEX為1時(shí)，輸出才有效，OEX稱為編碼群輸出。由表10-4可知從而，畫(huà)出邏輯圖，見(jiàn)圖10-8(b)。10.5.2譯碼器譯碼是編碼逆過(guò)程。譯碼器（Decoder）的功能是將給定的輸入代碼進(jìn)行翻譯，變換成輸出端的一組高、低電平信號(hào)?？深A(yù)先認(rèn)定高電平為有效電平（當(dāng)然，也可認(rèn)定低電平為有效電平，兩者必居其一），對(duì)每一種可能的輸入組合，僅有一個(gè)輸出端的電平為有效電平。這樣，就建立了輸入代碼和輸出端的一一對(duì)應(yīng)關(guān)系。有時(shí)，人們將一種輸入代碼變換成另外一種形式的代碼輸出，也可稱為譯碼，例如，數(shù)字顯示譯碼器。1.二進(jìn)制譯碼器二進(jìn)制譯碼器的輸入是一組n位二進(jìn)制代碼，輸出有2n狀態(tài)，每一狀態(tài)為一組高、低電平，僅有一個(gè)輸出端的信號(hào)為有效電平。為了保證輸入代碼和譯碼輸出端的一一對(duì)應(yīng)關(guān)系，輸出端必須有2n個(gè)。所以兩位二進(jìn)制譯碼器有四根輸出線，稱為2線-4線譯碼器。常用的集成電路有2線-4線譯碼器74LS139(即T4139)、3線-8線譯碼器74LS138(即T4138)和4線-16線譯碼器74LS154（即T4154）等。圖10-9（a）是2線輸入、4線輸出的2線-4線二進(jìn)制譯碼器的方塊圖，表10-5是其功能表。由功能表看出，該譯碼器的輸出規(guī)定邏輯1電平為有效電平，并可看出，該譯碼器的每一個(gè)輸出對(duì)應(yīng)一個(gè)最小項(xiàng)，故不難寫(xiě)出邏輯表達(dá)式：

從而畫(huà)出邏輯圖[圖10-9(b)]。

仿照2線-4線譯碼器可以構(gòu)造3線-8線譯碼器。其真值表為表10-6。讀者依據(jù)真值表可以自行寫(xiě)出各輸出的邏輯表達(dá)式，作出其邏輯電路圖。74LS138有三個(gè)輸入端：A2、A1、A0，輸入三位二進(jìn)制代碼信號(hào)，用來(lái)選擇不同的譯碼通道號(hào)。八個(gè)輸出端：～，低電平有效。還有三個(gè)使能端（也稱選通端）S1、和，用來(lái)控制電路能否工作：當(dāng)S1=011時(shí)，輸出門(mén)被禁止，輸出全為高電平；當(dāng)S1=100時(shí)，譯碼器才能正常工作。由真值表10-6可知，輸出端電平為０對(duì)應(yīng)的輸入代碼才是有效的，其余的輸出端電平應(yīng)全為１。選通端的合理使用，可以實(shí)現(xiàn)片選（芯片選擇）功能，也可以擴(kuò)展譯碼器輸入端的位數(shù)。請(qǐng)看下例。[例10-3]試用兩片3線-8線譯碼器74LS138連接成4線-16線譯碼電路。

[解]4線-16線譯碼電路有四個(gè)輸入端，十六個(gè)輸出端。故需兩片3線-8線譯碼器接替工作。假設(shè)四位二進(jìn)制代碼為D3、D2、D1、D0，當(dāng)此代碼為0000～0111時(shí)，即低三位有效時(shí)，第一片74LS138工作；當(dāng)此代碼為1000～1111時(shí)，即涉及到第四位為最高位時(shí)，第二片74LS138接替工作。為了實(shí)現(xiàn)3線-8線譯碼器向4線-16線譯碼器的轉(zhuǎn)換，就要考慮兩片之間的銜接方法。低三位D2、D1、D0分別連接兩片譯碼器的A2、A1、A0；關(guān)鍵在于，最高位D3如果是0，那就是3線-8線譯碼器，須考慮如何讓低位片工作，高位片截止。最高位D3如果是1，要轉(zhuǎn)換成4線-16線譯碼器，須考慮如何讓低位片截止，高位片工作。根據(jù)3線-8線譯碼器功能表10-6可知，如果讓D3同低位片的和高位片的S1相連,讓高位片的接地，同時(shí)低位片的S1與電源相連，就可解決這一問(wèn)題。當(dāng)D3=0時(shí)，低位片的S1=100，低位片工作；高位片的S1=100，高位片截止。當(dāng)D3=1時(shí)，低位片的S1=011，低位片截止；高位片的S1=100，高位片工作。譯碼輸出為～。具體連線見(jiàn)圖10-10所示。2.數(shù)字顯示譯碼器

用七只發(fā)光二極管（LED）或液晶（LCD）顯示器構(gòu)成的數(shù)字顯示器，采用七段字形顯示（見(jiàn)圖10-11）。配合各種七段顯示器專用的七段譯碼器。表10-7給出一種七段譯碼器的功能表，它接收8.4.2.1二－十進(jìn)制碼，輸出邏輯1為有效電位，即輸出為1時(shí)，對(duì)應(yīng)的字段點(diǎn)亮；輸出為0時(shí)，對(duì)應(yīng)的字段熄滅。顯示的字形如圖10-12所示。由表10-7，可給出各個(gè)字段的最簡(jiǎn)邏輯表達(dá)式。以a字段為例，對(duì)應(yīng)的卡諾圖如圖10-13所示。再將此式求反可得Ya的最簡(jiǎn)與或非邏輯表達(dá)式：

（10-3）10.5.3多路選擇器

多路選擇器（Multiplexer）又叫數(shù)據(jù)選擇器（DataSelector）。多路選擇器的功能類似一個(gè)多擲開(kāi)關(guān)，見(jiàn)圖10-14(b)，它在地址碼（或稱選擇控制碼）電位的控制下，從幾個(gè)數(shù)據(jù)輸入源中選擇一個(gè)，并將其送到一個(gè)公共的輸出端，其功能表如表10-8所示。在數(shù)據(jù)傳輸過(guò)程中，有時(shí)需要利用多路選擇器將幾路信號(hào)在不同時(shí)刻經(jīng)過(guò)同一路信號(hào)通道進(jìn)行傳送。由表10-8不難寫(xiě)出輸出的表達(dá)式：

(10-4)從而看出，多路選擇器可以用譯碼器附加一些門(mén)電路構(gòu)成見(jiàn)圖10-15(a)。將圖10-15（a）中的2線-4線譯碼器用圖10-9（b）電路替換，再進(jìn)行簡(jiǎn)化可得到圖10-15（b）所示的只用門(mén)電路構(gòu)成的4選1多路選擇器。10.5.4數(shù)值比較器

1.一位二進(jìn)制數(shù)的比較

兩個(gè)一位二進(jìn)制數(shù)和之間的大小關(guān)系有六種：（A＞B）、（A≥B）、（A=B）、（A≤B）、（A＜B）、（A≠B），如表10-9所示。由該表不難得出這些邏輯關(guān)系的表達(dá)式：（A＞B）=（A＜B）=（A≠B）=（10-5）（A=B）=A·B（A≥B）=（A≤B）=2.兩位二進(jìn)制數(shù)的比較兩位二進(jìn)制數(shù)A為A1A0；B為B1B0。有了圖10-16所示的一位二進(jìn)制數(shù)比較器，不難在其基礎(chǔ)上構(gòu)成兩位二進(jìn)制數(shù)A和B的比較器。（1）只有A1和B1相等，且A0和B0相等時(shí)，A和B兩個(gè)數(shù)才相等，即（A1=B1）為1，且（=）為1情況下，（A＝B）才為1，故可得（A＝B）的邏輯關(guān)系為：（A1＝B1）·（A0=B0）（2）當(dāng)下述兩種情況之一出現(xiàn)時(shí)，A數(shù)大于B數(shù)，這兩種情況是：（A1＞B1），或者（=）且（＞），于是可得：（A>B）的邏輯關(guān)系為：（A1>B1）+（A1=B1）·（A0>B0）（3）當(dāng)下述兩種情況之一出現(xiàn)時(shí)，A數(shù)小于B數(shù)，這兩種情況是：（＜），或者（=）且（＜），于是可得：（A<B）的邏輯關(guān)系為：（A1<B1）+（A1=B1）·（A0<B0）圖10-16示出了兩個(gè)一位二進(jìn)制的數(shù)的比較電路（ComparatorCircuit），圖中：

（A＞B）的邏輯關(guān)系為：（A＜B）的邏輯關(guān)系為：（A=B）的邏輯關(guān)系為：A⊙B

綜上所述,可畫(huà)出由兩個(gè)一位比較器構(gòu)成兩位二進(jìn)制數(shù)值比較器的邏輯圖，如圖10-17所示，圖中的一位比較器可采用圖10-16所示的電路。如將圖10-17電路中的一位比較器用圖10-16電路代替，可畫(huà)出更簡(jiǎn)單的兩位二進(jìn)制數(shù)值比較器。B1一位比較器一位比較器&≥1&1&1(A1>B1)(A1=B1)(A1<B1)(A0=B0)(A0<B0)圖10-17兩位二進(jìn)制數(shù)比較器10.5.5加法器實(shí)現(xiàn)加法運(yùn)算的數(shù)字電路稱為加法器。加法器是計(jì)算機(jī)的運(yùn)算器的基本構(gòu)件。因?yàn)闇p法運(yùn)算可以用反碼或補(bǔ)碼作加法完成，乘法、除法可以用連續(xù)加法、減法和移位來(lái)完成。為了說(shuō)明簡(jiǎn)便，先討論兩個(gè)一位二進(jìn)制數(shù)相加時(shí)的加法器，分為半加器和全加器。兩個(gè)一位二進(jìn)制數(shù)相加時(shí)，若不考慮低位來(lái)的進(jìn)位，則稱為“半加”。實(shí)現(xiàn)半加運(yùn)算的電路叫“半加器（HalfAdder）”。“半加”的加法規(guī)律如下：

0+0=0，0+1=1，1+0=1，1+1=10（本位和為零，并產(chǎn)生進(jìn)位1）由此可以列出半加器的真值表，如表10-10所示，表中An為被加數(shù)、Bn為加數(shù)，Sn為An和Bn相加的本位和，C為向高一位的進(jìn)位。由該表可看出：

（10-6）圖10-18(a)和圖10-18(b)給出了半加器的邏輯符號(hào)和邏輯圖。在二進(jìn)制加法運(yùn)算中只采用半加器是不夠的，還應(yīng)考慮低一位來(lái)的進(jìn)位。加法運(yùn)算中，必須有進(jìn)位才能完成正確的運(yùn)算?？紤]低位進(jìn)位的二進(jìn)制一位加法器叫全加器（FullAdder）。全加器的邏輯電路和常見(jiàn)的邏輯符號(hào)如圖10-19所示全加器的真值表如表10-11所示，表中為低一位來(lái)的進(jìn)位，和分別為本位的被加數(shù)和加數(shù)，為本位的和，簡(jiǎn)稱本位和，為向高一位的進(jìn)位。根據(jù)表10-11可寫(xiě)出和的標(biāo)準(zhǔn)與或表達(dá)式：

（10-7）從二進(jìn)制加法運(yùn)算規(guī)律和真值表不難判斷上式是正確的。Sn式說(shuō)明當(dāng)各乘積項(xiàng)中的An、Bn和Cn-1含1（原變量）的數(shù)目為奇數(shù)時(shí)，Sn取值為1；否則，取0。Cn式說(shuō)明當(dāng)An、Bn和Cn-1含1的數(shù)目多于2時(shí)，Cn取值為1；否則，取0。10.6中規(guī)模集合組合邏輯電路（MSI）的應(yīng)用上面講過(guò)的編碼器和譯碼器、數(shù)值比較器、加法器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器等常用功能部件均已制作成MSI，以方便人們的選用。隨著MSI的迅速發(fā)展發(fā)展和普及應(yīng)用，實(shí)際工作中使用MSI的產(chǎn)品實(shí)現(xiàn)更復(fù)雜的組合邏輯電路的做法愈來(lái)愈普遍。它不僅可以簡(jiǎn)化電路、減少連線、提高電路的可靠性，而且使電路的設(shè)計(jì)工作十分簡(jiǎn)便。當(dāng)然，這要求對(duì)常用的MSI產(chǎn)品性能十分熟悉，才能合理、恰當(dāng)?shù)倪x用。本節(jié)介紹幾種典型MSI的應(yīng)用。10.6.1用一位全加器MSI構(gòu)成多位加法器

T694、T4138都是由上述一位全加器電路構(gòu)成的雙進(jìn)位全加器MSI。它具有兩組獨(dú)立的全加器電路，各有“本位和”及“進(jìn)位”輸出。若把一個(gè)全加器進(jìn)位輸出連至另一個(gè)全加器進(jìn)位輸入，則可構(gòu)成兩位串行進(jìn)位的全加器。

實(shí)現(xiàn)多位二進(jìn)制數(shù)相加運(yùn)算的電路稱為多位加法器。

1.串行進(jìn)位加法器

圖10-20是由四個(gè)全加器組成的四位串行進(jìn)位的加法器。低位全加器的進(jìn)位輸出端依次連至相鄰高位全加器的進(jìn)位輸入端，最低位全加器的進(jìn)位輸入端C-1接地。由圖10-21可知，兩個(gè)四位二進(jìn)制數(shù)A=A3A2A1A0和B=B3B2B1B0相加后，輸出結(jié)果為

Y=C3S3S2S1S0

其中C3是最高位的進(jìn)位數(shù)。串行進(jìn)位加法器電路簡(jiǎn)單，但工作速度較慢。因?yàn)楦呶坏倪\(yùn)算必須等低位的進(jìn)位數(shù)確定之后才能求出正確結(jié)果。所以，從信號(hào)輸入到最高位的和數(shù)輸出，需要四級(jí)全加器的傳輸時(shí)間。可見(jiàn)，這種電路只適用于運(yùn)算速度不高的設(shè)備中。四位全加器T692就屬于這種串行加法器。2.超前進(jìn)位加法器

為了提高運(yùn)算速度，在一些加法器中采用了超前進(jìn)位的方法。它們?cè)谧骷舆\(yùn)算的同時(shí)，利用快速進(jìn)位電路把各進(jìn)位數(shù)也求出來(lái)，從而加快了運(yùn)算速度。具有這種功能的電路稱為超前進(jìn)位加法器。

下面簡(jiǎn)要介紹快速進(jìn)位電路的工作原理。

由全加器進(jìn)位數(shù)的標(biāo)準(zhǔn)與或表達(dá)式（10-7），作出其卡諾圖，然后根據(jù)其卡諾圖將此的標(biāo)準(zhǔn)與或表達(dá)式化簡(jiǎn)，可以得到

（10-8）

依此式分別寫(xiě)出四位加法器的進(jìn)位輸出的函數(shù)式，他們分別為

可見(jiàn)，只要A3、A2、A1、A0和B3、B2、B1、B0以及C-1給定之后，按上述四式構(gòu)成超前進(jìn)位電路，即可同時(shí)求出各位的進(jìn)位數(shù)，所以提高了運(yùn)算速度。四位超前進(jìn)位加法器就是由四個(gè)全加器和超前進(jìn)位邏輯電路組成，其邏輯示意圖和常用的CMOS、TTL電路型號(hào)和外部引線排列圖，如圖10-21所示。下面舉例說(shuō)明四位加法器的簡(jiǎn)單運(yùn)用。[例10-4]

試用四位超前進(jìn)位加法器C662構(gòu)成八位二進(jìn)制數(shù)加法電路。[解]

一片C662只能進(jìn)行四位二進(jìn)制數(shù)加法運(yùn)算，需要兩片C662級(jí)連起來(lái)實(shí)現(xiàn)八位二進(jìn)制數(shù)加法運(yùn)算。電路連線如圖10-22所示。圖中兩個(gè)八位二進(jìn)制數(shù)為a7～a0和b7～b0，求和運(yùn)算的輸出為C7Y7～Y0。目前，可以完成加法、減法和其他算術(shù)邏輯運(yùn)算等多種功能的算術(shù)邏輯運(yùn)算單元（ALU）已作成集成電路，如74LS381/382等，計(jì)算機(jī)中的中央處理器（CPU）中，也集成了算術(shù)邏輯運(yùn)算單元（ALU）。10.6.2用數(shù)據(jù)選擇器組成函數(shù)發(fā)生器

1.實(shí)現(xiàn)邏輯函數(shù)的基本原理

我們知道，任何邏輯函數(shù)都可以寫(xiě)成最小項(xiàng)表達(dá)式。而數(shù)據(jù)選擇器的輸出函數(shù)也是輸入數(shù)據(jù)和地址的變量表達(dá)式。例如，圖10-13所示的四選一電路的輸出函數(shù)式為

（10-9）

可見(jiàn)，只要將式（10-9）中的D0~D3作為各乘積項(xiàng)中的第三個(gè)變量，那么可以組成任意三變量的組合邏輯函數(shù)。也就是說(shuō)，該數(shù)據(jù)選擇器的輸出可以得到任意三變量的邏輯函數(shù)。

例如要實(shí)現(xiàn)的邏輯函數(shù)為

（10-10）

為了使式（10-10）和式（10-9）相對(duì)應(yīng)，可以將函數(shù)變換成以下形式：

（10-11）

比較式（10-11）和（10-12）可知，只要滿足下列諸條件：

A1=A,A0=B,D0=C,D1=1,D2=0,D3=（10-12）

則Y=Z。D0D1D2四選―電路D3SA0A1B

AZY“1”“1”BC

因此，在四選一電路的輸入端依式（10-12）一一對(duì)應(yīng)接入所示信號(hào)，則輸出端即可實(shí)現(xiàn)函數(shù)電路連線圖如圖10-23所示。按此方法，用八選一數(shù)據(jù)選擇器可以組成四變量的邏輯函數(shù)。所以，根據(jù)函數(shù)所含變量的個(gè)數(shù)，選用合適的數(shù)據(jù)選擇器，通過(guò)適當(dāng)?shù)倪B線，即可構(gòu)成產(chǎn)生該函數(shù)的電路。

2.電路的設(shè)計(jì)步驟

用數(shù)據(jù)選擇器設(shè)計(jì)組合電路的步驟如下：

（1）列出所求邏輯函數(shù)的真值表，寫(xiě)出其最小項(xiàng)表達(dá)式或畫(huà)出卡諾圖。

（2）根據(jù)上述函數(shù)包含的變量數(shù)，選定數(shù)據(jù)選擇器。一般含有變量的邏輯函數(shù)，需選用有（）個(gè)地址輸入端的數(shù)據(jù)選擇器。寫(xiě)出其輸出表達(dá)式。

（3）對(duì)照比較所求邏輯函數(shù)式和數(shù)據(jù)選擇器的輸出表達(dá)式，確定選擇器輸入變量的表達(dá)式或取值。

（4）按照求出的表達(dá)式或取值，連接電路，畫(huà)出電路圖。

下面舉例說(shuō)明上述設(shè)計(jì)步驟。

[例10-5]

試用數(shù)據(jù)選擇器設(shè)計(jì)一個(gè)四位奇偶校驗(yàn)器，要求四位二進(jìn)制數(shù)中含有奇數(shù)個(gè)1時(shí)，輸出為1；否則為0。

[解]（1）列出四位奇偶校驗(yàn)器的邏輯真值表，見(jiàn)表10-12。求出邏輯函數(shù)的表達(dá)式為

（10-13）（2）因?yàn)樗蠛瘮?shù)含四個(gè)變量，選用八選一電路，用雙四選一CC14539實(shí)現(xiàn)，并考慮到將的23=8種排列方式作為地址碼，實(shí)現(xiàn)從8個(gè)量，中選一的目的。其輸出表達(dá)式為（10-14）（3）比較式（10-13）和式（10-14）可以求出數(shù)據(jù)選擇器輸入端的表達(dá)式，即（10-15）CC14539由兩個(gè)四選一電路構(gòu)成，需利用選通端擴(kuò)展其輸入端。故C接A0，B接A1，端由引出，并經(jīng)反相器后接端。因式（10-13）中的前四個(gè)最小項(xiàng)中第一因子均為，后四項(xiàng)最小項(xiàng)中第一因子均為A。也可以用卡諾圖求出上述輸入端的變量表達(dá)式。圖10-24是函數(shù)Z的卡諾圖，ABC對(duì)應(yīng)地址輸入，為了便于對(duì)照，將它們放在卡諾圖縱坐標(biāo)左側(cè)，只把、D作橫坐標(biāo)。然后，根據(jù)函數(shù)包含的最小項(xiàng)，確定數(shù)據(jù)輸入端的取值寫(xiě)在卡諾圖的右側(cè)。例如時(shí)，對(duì)應(yīng)地址碼是，此時(shí)函數(shù)Z的最小項(xiàng)對(duì)應(yīng)＝0，，故數(shù)據(jù)輸入DO＝D；當(dāng)時(shí)，對(duì)應(yīng)地址碼是，此時(shí)函數(shù)Z的最小項(xiàng)對(duì)應(yīng)＝1，D＝0故數(shù)據(jù)輸入D1＝。以此類推，求取各D值。這里對(duì)應(yīng)器件的，對(duì)應(yīng)。（4）按上述所求結(jié)果，畫(huà)電路連線圖，如圖10-25所示。其中地址輸入端是由兩片四選一的選通端構(gòu)成。10.6.3用最小項(xiàng)譯碼器實(shí)現(xiàn)邏輯函數(shù)所謂最小項(xiàng)譯碼器是指輸入代碼中包含變量全部取值組合的譯碼器。例如3線-8線、4線-16線譯碼器都屬于最小項(xiàng)譯碼器。1.實(shí)現(xiàn)邏輯函數(shù)基本原理因?yàn)樽钚№?xiàng)譯碼器的輸出端可以得到輸入變量的任意最小項(xiàng)，因此根據(jù)邏輯函數(shù)包含的最小項(xiàng)，將對(duì)應(yīng)輸出端通過(guò)門(mén)電路組合起來(lái)，就可以實(shí)現(xiàn)該邏輯函數(shù)。例如3線-8線譯碼器74LS138，其輸出端分別可以得到輸入變量的8個(gè)最小項(xiàng)的反函數(shù)，見(jiàn)表10-6。各輸出函數(shù)的表達(dá)式為：10.6.3用最小項(xiàng)譯碼器實(shí)現(xiàn)邏輯函數(shù)

所謂最小項(xiàng)譯碼器是指輸入代碼中包含變量全部取值組合的譯碼器。例如3線-8線、4線-16線譯碼器都屬于最小項(xiàng)譯碼器。

1.實(shí)現(xiàn)邏輯函數(shù)基本原理

因?yàn)樽钚№?xiàng)譯碼器的輸出端可以得到輸入變量的任意最小項(xiàng)，因此根據(jù)邏輯函數(shù)包含的最小項(xiàng)，將對(duì)應(yīng)輸出端通過(guò)門(mén)電路組合起來(lái)，就可以實(shí)現(xiàn)該邏輯函數(shù)。

例如3線-8線譯碼器74LS138，其輸出端分別可以得到輸入變量的8個(gè)最小項(xiàng)的反函數(shù)，見(jiàn)表10-6。各輸出函數(shù)的表達(dá)式為：如果待實(shí)現(xiàn)的函數(shù)的最小項(xiàng)表達(dá)式為（10-17）可見(jiàn)，只要令，，，函數(shù)中的三個(gè)最小項(xiàng)從、和得到，即（10-18）由式（10-17）畫(huà)出74LS138的連線圖（見(jiàn)圖10-26），即是實(shí)現(xiàn)邏輯函數(shù)的電路。2.電路的設(shè)計(jì)步驟最小項(xiàng)譯碼器實(shí)現(xiàn)邏輯函數(shù)的設(shè)計(jì)步驟是：（1）列出給定函數(shù)的真值表或最小項(xiàng)表達(dá)式，根據(jù)它包含的最小項(xiàng)選擇合適的譯碼器。（2）確定譯碼器的輸入變量；并用譯碼器的輸出表示所實(shí)現(xiàn)的邏輯函數(shù)。（3）按照求出的輸入和輸出的函數(shù)的表達(dá)式，畫(huà)出該譯碼器的連線圖。下面舉例說(shuō)明上述設(shè)計(jì)步驟。[例10-6]試用最小項(xiàng)譯碼器產(chǎn)生一組多輸出函數(shù)：[解]（1）因?yàn)槎噍敵龊瘮?shù)都含有三個(gè)變量，并能直接寫(xiě)成最小項(xiàng)表達(dá)式，它們是所以選用3線-8線譯碼器74LS138。（2）因?yàn)?4LS138輸入端為、、，其輸出函數(shù)式見(jiàn)式（10-16），同式（10-20）相對(duì)照，可以確定譯碼器輸入和輸出函數(shù)的表達(dá)式：（3）根據(jù)譯碼器輸入和輸出函數(shù)表達(dá)式畫(huà)出電路連線圖，注意選通端應(yīng)滿足，，如圖10-27所示。10.6.4用MSI設(shè)計(jì)組合電路的一般方法

1.設(shè)計(jì)電路的一般方法

設(shè)計(jì)組合電路最常用的MSI器件是數(shù)據(jù)選擇器、譯碼器、全加器等。從前面介紹的設(shè)計(jì)步驟和例題，我們可以歸納出使用MSI設(shè)計(jì)電路的一般方法。

（1）根據(jù)給出的實(shí)際問(wèn)題，進(jìn)行邏輯抽象，確定輸入變量和輸出變量。

（2）列出函數(shù)真值表（卡諾圖）或?qū)懗鲞壿嫼瘮?shù)最小項(xiàng)表達(dá)式。

（3）根據(jù)邏輯函數(shù)包含的變量數(shù)和邏輯功能，選擇合適的MSI器件。一般單輸出函

數(shù)選用數(shù)據(jù)選擇器，多輸出函數(shù)選用譯碼器。

（4）寫(xiě)出所選MSI器件的輸出函數(shù)式。它若比所求函數(shù)更加豐富（輸入變量多或乘積項(xiàng)多），則可對(duì)多余的變量和乘積項(xiàng)作適當(dāng)處理；若它只是所求函數(shù)的一部分，則需利用擴(kuò)展端或增加門(mén)電路獲得所求函數(shù)。

（5）按照求出的結(jié)果畫(huà)出電路連線圖。2.使用MSI器件設(shè)計(jì)電路舉例[例10-7]

試用譯碼器構(gòu)成一個(gè)全加器電路。[解]

（1）由全加器真值表（見(jiàn)表10-11）可知，全加器本位和Si和進(jìn)位數(shù)Ci的表達(dá)式為2）選用3線-8線譯碼器74LS138（見(jiàn)圖10-28）構(gòu)成全加器電路。令，，。，。

且選通端，。

（3）由74LS138的譯碼輸出表達(dá)式（見(jiàn)式10-5）可知，可以用譯碼輸出表示Si和Ci的邏輯函數(shù)，即

（10-24）（10-25）

（4）根據(jù)式（10-25）和（10-24），以及譯碼器輸入變量取值情況，畫(huà)出用74LS138構(gòu)成的全加器連線圖，如圖10-28所示。[例10-8]試用數(shù)據(jù)選擇器設(shè)計(jì)一個(gè)四人多數(shù)表決電路，即要求四人中有三個(gè)或四人同意，提案通過(guò)，否則提案被否決。[解]（1）假設(shè)四人分別用變量、、、表示，提案用表示；且用1表示“同意”和提案“通過(guò)”，用0表示“不同意”和提案被“否決”。則可列出邏輯函數(shù)真值表，見(jiàn)表10-13。（2）由表10-13可知，Y是四變量函數(shù)，故選用八選一數(shù)據(jù)選擇器T4151。它有八條數(shù)據(jù)輸入線，三個(gè)地址輸入控制端，一個(gè)選通端。其輸出函數(shù)表達(dá)式為（10-26）根據(jù)表10-13，可以寫(xiě)出函數(shù)Y的表達(dá)式為比較式（10-26）和式（10-27）可知，當(dāng)時(shí)，數(shù)據(jù)選擇器的各個(gè)數(shù)據(jù)輸入端應(yīng)取值如下：如果用卡諾圖方法求對(duì)應(yīng)取值，可先作函數(shù)Y的卡諾圖，見(jiàn)圖10-29。由式（10-27）可知，當(dāng)時(shí)，Y=0，函數(shù)不包含任何對(duì)應(yīng)最小項(xiàng)，故，D均不存在，記為0，0，取當(dāng)時(shí)，函數(shù)包含D為原變量對(duì)應(yīng)的最小項(xiàng)，不存在，D存在，記為0，1，故；當(dāng)時(shí)，函數(shù)包含對(duì)應(yīng)兩個(gè)最小項(xiàng)，，D均存在，記為1，1，因＋D＝1故。以此類推，將取值寫(xiě)在卡諾圖右側(cè)。（3）根據(jù)上述取值情況，畫(huà)出連線圖如圖10-30所示。T4151選通端接地，反碼輸出未用。[例10-9]試用四位二進(jìn)制加法器實(shí)現(xiàn)二－十進(jìn)制碼的加法運(yùn)算。

[解]（1）題意分析

二－十進(jìn)制（8421BCD）碼是用四位二進(jìn)制數(shù)表示一位十進(jìn)制數(shù)，相鄰四位（碼）之間又是逢十進(jìn)一。因此，兩個(gè)二－十進(jìn)制碼相加的和數(shù)大于9（即1001）時(shí)，應(yīng)向高位進(jìn)一。但是，四位二進(jìn)制數(shù)大于15（即111）時(shí)才有進(jìn)位。所以利用四位二進(jìn)制加法器作二－十進(jìn)制碼的加法時(shí)，為保證和數(shù)大于9時(shí)有進(jìn)位，需在和數(shù)加6。因此需加修正電路。

（2）設(shè)計(jì)修正電路

為了求得修正電路，我們比較一下兩個(gè)BCD碼和數(shù)與二進(jìn)制和數(shù)的區(qū)別。表10-14右邊顯示兩個(gè)BCD碼和數(shù)的取值，其中，為十位（進(jìn)位）的取值。因其和數(shù)最大為18，故有十九種取值。表左邊是對(duì)應(yīng)二進(jìn)制和數(shù)的值。最左邊還注明了相應(yīng)的十進(jìn)制數(shù)。

不難發(fā)現(xiàn)，當(dāng)BCD碼和數(shù)有進(jìn)位時(shí)，。由表10-14可以求出用表示的表達(dá)式。為求最簡(jiǎn)式，畫(huà)出的五變量卡諾圖10-31，表中未出現(xiàn)的最小項(xiàng)作約束項(xiàng)處理，用×表示。利用卡諾圖化簡(jiǎn)函數(shù)，可求得的最簡(jiǎn)式為（10-29）可見(jiàn)，只要將四位二進(jìn)制加法器輸出和數(shù)，通過(guò)門(mén)電路實(shí)現(xiàn)函數(shù)關(guān)系，即可得到BCD碼和數(shù)的進(jìn)位。0001111010110100A1’A0’A3’A2’0001111010110100A1’A0’A3’A2’11×

×

×

××

××××

×

×××11