電子科技大學(xué)

2015年攻讀碩士學(xué)位研究生入學(xué)考試試題

考試科目：836信號(hào)與系統(tǒng)和數(shù)字電路

數(shù)字電路部分

一、單項(xiàng)選擇題：（每小題2分，共16分）

（1）、若函數(shù)F=(0,2,5,6,9,12,13,15)，F(xiàn)=(0,2,3,6,9,10,13,15)，

1?A,B,C,D2?A,B,C,D

F=(3,5,10,12)，則有（）。

3?A,B,C,D

DD

A．F2=F1B.F3=F1?F2'C.F3=F1?F2D.F3=F1?F2

D

（注：F2’表示F2取非；F2表示F2的對(duì)偶式）

（2）、已知F=WY'Z+WX'Z+W'XY+XYZ'，用如圖1.1所示的“與非—異

或”電路實(shí)現(xiàn)F，要求兩個(gè)與非門的輸入只能為原變量，則兩個(gè)與非門

的輸入分別為（）和（）。

A．（W，X），（Y，Z）B．（W，Y），（X，Z）

C．（W，Z），（X，Y）D．（W，Y），（X，Y）

（3）、X為3位無符號(hào)二進(jìn)制數(shù)，Y=X2+X，要實(shí)現(xiàn)Y，至少需要用（）片74x138（三—

八譯碼器，輸出為低電平有效）和（）個(gè)與非門。

A．（1），（4）B．（1），（5）C．（1），（6）D．無法實(shí)現(xiàn)

（4）、某8位比較器能夠比較輸入P、Q的大小，其輸出FP=Q和FP>Q均為低電平有效（即P=Q

時(shí)FP=Q=0，P>Q時(shí)FP>Q=0）。要產(chǎn)生高電平有效的FP<Q（即P<Q時(shí)FP<Q=1），可以將FP=Q和

FP>Q接到（）實(shí)現(xiàn)。

A．與門B．或門C．與非門D．或非門

（5）、下列存儲(chǔ)單元中，不能用來構(gòu)成移位寄存器的是（）。

A.主從式S-R觸發(fā)器B.T觸發(fā)器C.D鎖存器D.邊沿觸發(fā)式J-K觸發(fā)器

（6）、如圖1.2所示的地址譯碼電路，S0_L~S7_L分別接到不同設(shè)備的使能端（低電平有效），

則在A7~A0為（）（用十六進(jìn)制表示）時(shí)，S7被選中。

A．2716B．3716C．4716D．5716

共4頁(yè)第1頁(yè)

或非門

X+Z

A774x138

A6G1Y0S0_LW+Y

A5AB

G2AY1S1_L

A4S2_L

A3G2BY2

Y3S3_LX+ZW′+Z′W×Z

Y4S4_L

A2AY5S5_L

DX′+Y′C

A1BY6S6_L

X×Y

A0CY7S7_LX×Y

圖1.2

圖1.3

（7）、圖1.3所示的狀態(tài)圖中，（）不具有二義性。

A.狀態(tài)AB.狀態(tài)BC.狀態(tài)CD.狀態(tài)D

（8）、已知某時(shí)鐘同步狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移表如表1.1所示，該狀態(tài)機(jī)中所用觸發(fā)器均為上升沿

觸發(fā)，時(shí)鐘信號(hào)CLK和輸入X的輸入波形如圖1.4所示，已知初態(tài)為A，則輸出波形正確的

是（）。

表1.1

X

S

01

AB，0D，1

BC，0B，1

CD，1A，0

DB，1C，0

S*，Z

CLKCLK

XX

ZZ

A.B.

CLK

XD.以上均不對(duì)

Z

二、邏輯代數(shù)（共9分）

1、已知F=A'B'+A'D+AC'+AB'，

（1）、求F的與或非表達(dá)式，其中兩個(gè)與門的輸入均為3變量，變量可以為原變量和反變量。

（3分）

（2）、說明該表達(dá)式對(duì)應(yīng)的與或非電路有無靜態(tài)冒險(xiǎn)及冒險(xiǎn)的類型。（2分）

2、證明仙農(nóng)展開定理：F(X1,X2,...,Xn)=X1'×F(0,X2,...,Xn)+X1×F(1,X2,...,Xn)。（4分）

三、組合電路設(shè)計(jì)（共15分）

1、利用雙四選一多路選擇器74x153實(shí)現(xiàn)一個(gè)一位全加器，輸入為X、Y和CIN，輸出為S（和）

和CO（進(jìn)位輸出）。若輸入CIN、Y和輸出S、CO與多路選擇器74x153的連接如圖3.1所示，

確定74x153的其它輸入腳的連接關(guān)系。（5分）

共4頁(yè)第2頁(yè)

2、說明利用補(bǔ)碼進(jìn)行加法運(yùn)算時(shí)，溢出的判斷規(guī)則。（2分）

3、如圖3.2所示，用4個(gè)上面所實(shí)現(xiàn)的全加器可以級(jí)聯(lián)成一個(gè)4位加法器（如圖3.3）。用這

個(gè)4位的加法器實(shí)現(xiàn)兩個(gè)補(bǔ)碼數(shù)的加法運(yùn)算時(shí)，高電平有效的溢出標(biāo)志OV1應(yīng)該如何表示為

圖3.2中變量的函數(shù)，寫出邏輯表達(dá)式。（2分）

4、用如圖3.3所示的4位加法器和少量門，設(shè)計(jì)一個(gè)實(shí)現(xiàn)Z=4A-B運(yùn)算的組合電路，其中A、

B為4位無符號(hào)二進(jìn)制數(shù)，Z為6位無符號(hào)二進(jìn)制數(shù)。除Z外，該電路還有個(gè)高電平有效的溢

出標(biāo)志OV2。說明設(shè)計(jì)思路。（可以不畫具體電路圖，但必須有詳細(xì)且明確的關(guān)系表達(dá)，如邏

輯函數(shù)表達(dá)，器件管腳說明，信號(hào)-管腳連接表等）（6分）

74x153

1C01YS

X0

1C1S0

1C2X1

S1

1C3X2

2C0X0Y0X1Y1X2Y2X3Y3S2

2YCOX3

2C1XYXYXYXYS3

C1C2C3C4Y0

2C2C0CINCOCINCOCINCOCINCO

2C3SSSSY1

YAC4

S0S1S2S3Y2

CIN

BY3

1G

2GC0

圖3.1圖3.2圖3.3

四、時(shí)序電路分析與設(shè)計(jì)（共20分）

1、（10分）分析如圖4.1所示電路

（1）、寫出當(dāng)S=0和1時(shí)，計(jì)數(shù)器芯片74x163的計(jì)數(shù)序列和模值。（4分）

（2）、寫出組合邏輯函數(shù)F的最大項(xiàng)列表表達(dá)式F=ΠQ2,Q1,Q0,S()；（2分）

（3）、在S=0和1時(shí)，輸出的周期序列分別是什么？（4分）

74x153

1C01Y

VCC1C1

1C2

1C32Y

2C0

2C1

74x1632C2

2C3

AQ0

QAA

SBQ1

QBB

Q2

CQC1G

Q3

DQD2G

VCC

RCO

ENP

ENT

CLOCK

CLK

LD

CLR

圖4.1

2、（10分）設(shè)計(jì)一個(gè)Mealy型序列檢測(cè)器，當(dāng)輸入X中連續(xù)5位碼包含3個(gè)1，且以10開頭

共4頁(yè)第3頁(yè)

時(shí)，輸出Z=1。序列允許重疊。寫出最簡(jiǎn)狀態(tài)轉(zhuǎn)移表（圖），標(biāo)明每個(gè)狀態(tài)的含義。

比如：

X：0011001101101010111

Z：0000000100010010000

附：題中器件功能表

74x163——同步清零、同步置數(shù)4位二進(jìn)制加計(jì)數(shù)器

——雙四選一多路選擇器

74x153輸入當(dāng)前狀態(tài)下一狀態(tài)輸出

輸入輸出

CLR_LLD_LENTENPQDQCQBQAQD*QC*QB*QA*RCO

GBAY

0XXXXXXX