1、EDA技術(shù)與VHDL,第3章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用,3.1 概 述,1?；綪LD器件的原理結(jié)構(gòu)圖（乘積項(xiàng)邏輯可編程結(jié)構(gòu),組合邏輯函數(shù)可化為與或表達(dá)式，用與門-或門二級(jí)電路實(shí)現(xiàn)。 時(shí)序邏輯電路由組合電路加上存儲(chǔ)元件構(gòu)成,2。SRAM查找表結(jié)構(gòu)：邏輯函數(shù)發(fā)生采用RAM”數(shù)據(jù)”查找的方式，并使用多個(gè)查找表構(gòu)成一個(gè)查找表陣列，稱為可編程門陣列（PGA,3.1 概 論,3.1.1 PLD的發(fā)展歷程,熔絲編程的PROM和PLA器件,AMD公司推出PAL器件,GAL器件,FPGA器件 EPLD器件,CPLD器件,內(nèi)嵌復(fù)雜功能模塊的SoPC,3.1 概 論,3.1.2 PLD的分類 1。集成度分類,

2、3.1 概 論,3 工藝分類,1熔絲(Fuse)型器件。 2反熔絲(Anti-fuse)型器件 。 3EPROM型。稱為紫外線擦除電可編程邏輯器件 4EEPROM型 。電可擦除 5SRAM型 。信息放在RAM中，斷電丟失，上電再次配置 6Flash型 。多次編程，不需重新配置,乘積項(xiàng)結(jié)構(gòu)(與-或陣列)：CPLD 查找表結(jié)構(gòu)（SRAM）：FPGA,2 結(jié)構(gòu)分類,3.2 簡(jiǎn)單PLD原理,3.2.1 電路符號(hào)表示,圖3-3 常用邏輯門符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照,3.2.1 電路符號(hào)表示,圖3-4 PLD的互補(bǔ)緩沖器 圖3-5 PLD的互補(bǔ)輸入 圖3-6 PLD中與陣列表示,圖3-7 PLD中或陣列的表

3、示 3-8 陣列線連接表示,3.2 簡(jiǎn)單PLD原理,3.2.2 PROM,圖3-9 PROM基本結(jié)構(gòu),3.2 簡(jiǎn)單PLD原理,PROM中的地址譯碼器是完成PROM存儲(chǔ)陣列的行的選擇，其邏輯函數(shù)是,3.2 簡(jiǎn)單PLD原理,PROM中的存儲(chǔ)單元陣列輸出，其邏輯函數(shù)（乘積項(xiàng)）是,3.2 簡(jiǎn)單PLD原理,圖3-10 PROM的邏輯陣列結(jié)構(gòu),3.2 簡(jiǎn)單PLD原理,42 PROM,圖3-11 PROM表達(dá)的PLD陣列圖,W0,W1,W2,W3,3.2 簡(jiǎn)單PLD原理,半加器 的布爾表達(dá)式（乘積項(xiàng)表達(dá)式,圖3-12 用PROM完成半加器邏輯陣列,3.2 簡(jiǎn)單PLD原理,3.2.3 PLA,圖3-13 PL

4、A邏輯陣列示意圖,3.2 簡(jiǎn)單PLD原理,3.2.3 PLA,圖3-14 PLA與 PROM的比較,3.2 簡(jiǎn)單PLD原理,3.2.4 PAL,圖3-15 PAL結(jié)構(gòu) 圖3-16 PAL的常用表示,圖3-17 一種PAL16V8的部分結(jié)構(gòu)圖,3.2.5 GAL,圖3-18 GAL16V8的結(jié)構(gòu)圖,3.2 簡(jiǎn)單PLD原理,3.2.5 GAL：與陣列可編程、或陣列固定、輸出部分增加了輸出 邏輯宏單元OLMC（Output Logic Macro Cell,圖3-19 寄存器輸出結(jié)構(gòu),1寄存器模式,圖3-20 寄存器模式組合雙向輸出結(jié)構(gòu),3.2 簡(jiǎn)單PLD原理,3.2.5 GAL,圖3-21 組合輸

5、出雙向結(jié)構(gòu),2復(fù)合模式,圖3-22 復(fù)合型組合輸出結(jié)構(gòu),3.2 簡(jiǎn)單PLD原理,3.2.5 GAL,圖3-23 反饋輸入結(jié)構(gòu),3簡(jiǎn)單模式,圖3-24 輸出反饋結(jié)構(gòu),圖3-25 簡(jiǎn)單模式輸出結(jié)構(gòu),MAX7000B包含五個(gè)部分： 邏輯陣列塊、宏單元、擴(kuò)展乘積項(xiàng)、可編程連線陣列、I/O控制塊。 每16個(gè)宏單元組成一個(gè)邏輯陣列塊,3.3 CPLD的結(jié)構(gòu)與工作原理,3.3 CPLD的結(jié)構(gòu)與工作原理,圖3-27 MAX7128S的結(jié)構(gòu),1邏輯陣列塊 (LAB：Logic Array Block,3.3 CPLD的結(jié)構(gòu)與工作原理,2宏單元 :可配置為時(shí)序邏輯和組合邏輯工作方式,組成：邏輯陣列、乘積項(xiàng)選擇矩陣

6、、可編程寄存器,1. 全局時(shí)鐘信號(hào),2. 全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能,3. 用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘,可編程寄存器的三種時(shí)鐘輸入模式,3.3 CPLD的結(jié)構(gòu)與工作原理,圖3-26 MAX7000系列的單個(gè)宏單元結(jié)構(gòu),3.3 CPLD的結(jié)構(gòu)與工作原理,3擴(kuò)展乘積項(xiàng),圖3-28 共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu),3擴(kuò)展乘積項(xiàng),圖3-29 并聯(lián)擴(kuò)展項(xiàng)饋送方式,并聯(lián)擴(kuò)展項(xiàng),3.3 CPLD的結(jié)構(gòu)與工作原理,4可編程連線陣列(PIA: Programmable Interconnect Array,圖3-30 PIA信號(hào)布線到LAB的方式,5I/O控制塊：可被配置為輸入、輸出和雙向工作方式,圖3-31 E

7、PM7128S器件的I/O控制塊,3.4 FPGA的結(jié)構(gòu)與工作原理,3.4.1 查找表邏輯結(jié)構(gòu)（LUT：Look Up Table,圖3-32 FPGA查找表單元,3.4.1 查找表邏輯結(jié)構(gòu),圖3-33 FPGA查找表單元內(nèi)部結(jié)構(gòu),3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖3-34 Cyclone LE結(jié)構(gòu)圖,3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖3-35 Cyclone LE普通模式 （適合通用邏輯應(yīng)用和組合邏輯實(shí)現(xiàn),可編程資源為邏輯陣列塊。邏輯陣列塊由多個(gè)邏輯單元LE組成。LE: Logic Element。邏輯單元 ：由一個(gè)四輸入的查找表、進(jìn)位鏈邏輯和一個(gè)可編程寄存器

8、構(gòu)成,3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖3-36 Cyclone LE動(dòng)態(tài)算術(shù)模式：加法器、計(jì)數(shù)器、累加器等,3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖3-37 Cyclone LAB結(jié)構(gòu),3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖3-38 LAB陣列,3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖3-39 LAB控制信號(hào)生成,3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖3-40 快速進(jìn)位選擇鏈,3.4 FPGA的結(jié)構(gòu)與工作原理,圖3-41 LUT鏈和寄存器鏈的使用,3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,3.4 FPGA的結(jié)構(gòu)與工作原理,圖3

9、-42 LVDS連接,3.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,CPLD與FPGA開發(fā)應(yīng)用選擇,對(duì)于普通規(guī)模且產(chǎn)量不是很大的產(chǎn)品，使用CPLD。價(jià)格便宜、在系統(tǒng)可編程、可固定下載。 對(duì)于大規(guī)模的邏輯設(shè)計(jì)、ASIC設(shè)計(jì)或單片系統(tǒng)設(shè)計(jì)，多采用FPGA。有大規(guī)模邏輯資源、低功耗。需要配置ROM芯片,3.5 硬件測(cè)試技術(shù),圖3-43 邊界掃描電路結(jié)構(gòu) ，邊界掃描測(cè)試（BST：Board Scan Test,3.5.1 內(nèi)部邏輯測(cè)試,3.5.2 JTAG邊界掃描測(cè)試(Joint Test Action Group 聯(lián)合測(cè)試行動(dòng)組，IEEE1149.1-1990邊界掃描技術(shù)規(guī)范,3.5.2 JTAG

10、邊界掃描測(cè)試,表3-1 邊界掃描IO引腳功能,圖3-44 邊界掃描數(shù)據(jù)移位方式,3.5.2 JTAG邊界掃描測(cè)試,圖3-45 JTAG BST系統(tǒng)內(nèi)部結(jié)構(gòu),3.5.2 JTAG邊界掃描測(cè)試,圖3-46 JTAG BST系統(tǒng)與與FPGA器件關(guān)聯(lián)結(jié)構(gòu)圖,3.5 硬件測(cè)試技術(shù),圖3-47 JTAG BST選擇命令模式時(shí)序,3.5.2 JTAG邊界掃描測(cè)試,3.5 硬件測(cè)試技術(shù),3.5.2 JTAG邊界掃描測(cè)試,TAP控制器的命令模式有,SAMPLEPRELOAD指令模式,EXTEST指令模式,BYPASS指令模式,IDCODE指令模式,USERCODE指令模式,3.5.3 嵌入式邏輯分析儀,3.6

11、FPGA/CPLD產(chǎn)品概述,3.6.1 Lattice公司CPLD器件系列,1. ispLSI器件系列,1）ispLSI1000E系列。 （2）ispLSI2000E/2000VL/200VE系列。 （3）ispLSI5000V系列。 （4）ispLSI 8000/8000V系列,ISP：In-System Programmability 在系統(tǒng)編程,3.6 FPGA/CPLD產(chǎn)品概述,3.6.1 Lattice公司CPLD器件系列,ispLSI器件的結(jié)構(gòu)與特點(diǎn),1）采用UltraMOS工藝。 （2）系統(tǒng)可編程功能，所有的ispLSI器件均支持 ISP功能。 （3）邊界掃描測(cè)試功能。 （4）加

12、密功能。 （5）短路保護(hù)功能,3.6 FPGA/CPLD產(chǎn)品概述,3.6.1 Lattice公司CPLD器件系列,2. ispMACH4000系列,3. Lattice EC & ECP系列 ，F(xiàn)PGA,ispMACH4000系列CPLD器件有3.3V、2.5V 和 1.8V 三種供電電壓，分別屬于 ispMACH 4000V、ispMACH 4000B 和 ispMACH 4000C 器件系列,3.6 FPGA/CPLD產(chǎn)品概述,3.6.2 Xilinx 公司的FPGA和CPLD器件系列,1. Virtex-4系列FPGA,2. Spartan& Spartan-3 & Spartan 3E

13、器件系列 FPGA,3. XC9500 & XC9500XL系列CPLD,4. Xilinx FPGA配置器件SPROM ：用于存儲(chǔ)FPGA配置數(shù)據(jù),5. Xilinx的IP核,3.6 FPGA/CPLD產(chǎn)品概述,3.6.3 Altera公司FPGA和CPLD器件系列,1. Stratix II 系列FPGA,2. Stratix系列FPGA,3. ACEX系列FPGA ：EP1K100QC208_3,4. FLEX系列FPGA,5. MAX系列CPLD,6. Cyclone系列FPGA（低成本FPGA,7. Cyclone II系列FPGA,8. MAX II系列器件,9. Altera宏功

14、能塊及IP核,2.2.3 ACEX1K系列產(chǎn)品,ACEX1K是 Altera 公司2000年推出的 2.5 V、低價(jià)格 SRAM工藝PLD（FPGA）器件，其結(jié)構(gòu)與FLEX10KE非常類似（詳細(xì)結(jié)構(gòu)和功能請(qǐng)參看FLEX10KE系列器件）,帶嵌入式存儲(chǔ)塊(EAB) ，每個(gè)嵌入式存儲(chǔ)塊（EAB）的容量為 4 kbit。在邏輯單元（LE）數(shù)量與 EAB數(shù)量方面，ACEX1K的 EP1K30、EP1K50、EP1K100器件分別和FLEX10KE的EPF10K30E、EPF10K50E、EPF10K100E器件對(duì)應(yīng)相等。ACEX1K系列產(chǎn)品的主要技術(shù)特性如表2.2.5所示,表2.2.5 ACEX1K系

15、列產(chǎn)品的主要技術(shù)特性,ACEX1K器件將查找表（LUT）和 EAB相結(jié)合。基于LUT邏輯對(duì)數(shù)據(jù)路徑管理、寄存器、數(shù)學(xué)計(jì)算或數(shù)字信號(hào)處理（DSP）的設(shè)計(jì)提供優(yōu)化的性能和效率，而 EAB可實(shí)現(xiàn) RAM、ROM、雙口 RAM或 FIFO功能。ACEX1K具有復(fù)雜邏輯及存儲(chǔ)器功能，可以在數(shù)字信號(hào)處理、寬域數(shù)據(jù)路徑管理、數(shù)據(jù)變換和微處理器等中應(yīng)用?；诳芍貥?gòu)CMOS SRAM單元，ACEX1K結(jié)構(gòu)具有實(shí)現(xiàn)一般門陣列宏功能需要的所有特征，相應(yīng)多的引腳數(shù)提供與系統(tǒng)元器件的有效接口。先進(jìn)的復(fù)雜邏輯及存儲(chǔ)器處理功能和 2.5 V低電壓電源要求，使得ACEX1K器件能夠滿足廉價(jià)、高容量的應(yīng)用需要，如DSL調(diào)制解調(diào)

16、器及低價(jià)的交換機(jī),3.6 FPGA/CPLD產(chǎn)品概述,3.6.4 Actel公司的FPGA器件,3.6.5 Altera公司的FPGA配置方式與配置器件,表3-2 Altera FPGA常用配置器件,主動(dòng)配置：由FPGA器件引導(dǎo)配置過(guò)程，它控制著外部存儲(chǔ)器和初始化過(guò)程 被動(dòng)配置：由外部計(jì)算機(jī)或控制器控制配置過(guò)程,3.7 編程與配置,表3-3 ByteBlaster MV并行下載電纜接口各引腳信號(hào)名稱,基于乘積項(xiàng)（電可擦除存儲(chǔ)單元的EEPROM或Flash技術(shù)）。CPLD ：編程,基于SRAM查找表的編程單元。FPGA：配置,基于反熔絲編程單元。 OTP器件,3.7 編程與配置,3.7.1 JT

17、AG方式的在系統(tǒng)編程,圖3-48 CPLD編程下載連接圖,3.7 編程與配置,3.7.1 JTAG方式的在系統(tǒng)編程 （ISP,圖3-49 多CPLD芯片ISP編程連接方式,3.7 編程與配置,3.7.2 使用PC并行口配置FPGA 在線可重配置(ICR: In-Circuit Reconfigurability,圖3-50 PS模式，F(xiàn)LEX10K配置時(shí)序,3.7.2 使用PC并行口配置FPGA,圖3-51 多FPGA芯片配置電路,3.7 編程與配置,3.7.3 FPGA專用配置器件,圖3-53 FPGA的配置電路原理圖（注，此圖來(lái)自Altera資料，中間一上拉線應(yīng)串1K電阻,3.7 編程與配置,3.7.3 FPGA專用配置器件,圖3-54 EPCS器件配