項目三搶答器的實現(xiàn)項目描述

項目分析任務1RS觸發(fā)器任務2集成觸發(fā)器任務3同步時序電路的分析任務4典型同步時序電路的設計軟件仿真小規(guī)模時序電路的計算機仿真實驗項目實施

小結(jié)習題

項目描述

設計實現(xiàn)一個可容納四組參賽者的數(shù)字智力競賽搶答器,其編號為1~4,各隊分別用一個按鈕(S1~S4)控制,并設置一個系統(tǒng)清零和搶答控制開關S5,該開關由主持人控制。搶答器具有數(shù)據(jù)鎖存功能,并將鎖存數(shù)據(jù)用發(fā)光二極管指示燈(或LED)顯示出來,同時蜂鳴器發(fā)出間歇式聲響,主持人清零后,聲音提示停止。搶答先后的分辨率為1ms。

項目分析

搶答器必須具有對第一搶答信號的鑒別和鎖存功能,實現(xiàn)鑒別和鎖存功能可由數(shù)字電路的另一類部件——觸發(fā)器完成,它在分類上屬于時序電路。輸入搶答信號由搶答按鈕的S1~S4產(chǎn)生,按鈕S5作為清零及搶答控制開關(由主持人控制),當開關S5被按下時,搶答電路清零,松開后則允許搶答。有搶答信號輸入時,該信號用觸發(fā)器(一般為D觸發(fā)器)進行鎖存,同時產(chǎn)生控制信號,用于封鎖其他搶答信號。經(jīng)由譯碼器,用發(fā)光二極管(或LED)顯示出相應組別的號碼。作為擴展,可增加信號產(chǎn)生電路,用作搶答器的時基和聲音提示信號。搶答器的電路原理框圖如圖3－1所示。圖3－1搶答器的電路原理框圖

在數(shù)字系統(tǒng)中常常需要存儲各種數(shù)字信息,如圖3－2所示的計算機中的內(nèi)存條、U盤以及MP3等都可以存儲大量的數(shù)字信息。它們?yōu)槭裁淳哂杏洃浌δ?帶著這個問題,我

們進入時序邏輯電路的學習。

時序邏輯電路是指具有記憶功能的邏輯電路,觸發(fā)器是構(gòu)成時序電路的基本單元。觸發(fā)器(Flip-Flop,FF)具有兩個特點:第一,它有兩個穩(wěn)定的狀態(tài),可分別用來存儲二進制數(shù)碼1和0;第二,在外加信號的作用下,可以從一個狀態(tài)轉(zhuǎn)變?yōu)榱硪粋€狀態(tài)(這個過程稱為觸發(fā)器的翻轉(zhuǎn))。圖3－2常用的存儲器件

一般來講,觸發(fā)器可以分為以下幾類:

(1)按電路結(jié)構(gòu),觸發(fā)器可以分為具有時鐘輸入端的時鐘觸發(fā)器和沒有時鐘輸入端的基本觸發(fā)器。

(2)按邏輯功能,觸發(fā)器可分為RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器、T觸發(fā)器和T'觸發(fā)器。

(3)按觸發(fā)方式,觸發(fā)器可分為同步觸發(fā)器(高電平觸發(fā))、維持阻塞觸發(fā)器(上升沿觸發(fā))、邊沿觸發(fā)器(下降沿觸發(fā))和主從觸發(fā)器(觸發(fā)方式較復雜)四類。

任務1RS觸發(fā)器

圖3－3是開關防抖動電路。機械開關S在閉合的瞬間會產(chǎn)生多次抖動現(xiàn)象,即開關S在閉合瞬間UA、UB兩點的電位可能會發(fā)生抖動,這種抖動在電路中是不允許的。如何才能消除抖動呢?實踐中借助于RS觸發(fā)器就可以構(gòu)成一個防抖動開關。RS觸發(fā)器可分為基本RS觸發(fā)器和時鐘RS觸發(fā)器。圖3－3開關電路及抖動現(xiàn)象

3.1.1基本RS觸發(fā)器

1.邏輯功能

基本RS觸發(fā)器可以由不同的邏輯門構(gòu)成。圖3－4(a)是用兩個與非門交叉反饋構(gòu)成的基本RS觸發(fā)器。該觸發(fā)器有兩個互補的輸出端Q和為觸發(fā)器的兩個輸入端,也稱激勵端。其中端稱為清零(Reset)端,也稱復位端;端稱為置1(Set)端,也稱置位端。我們常用Q端的邏輯電平表示觸發(fā)器所處的狀態(tài):若Q端為邏輯電平1,端為邏輯

電平0,則稱觸發(fā)器處于“1”狀態(tài);反之,Q端為邏輯電平0,則稱觸發(fā)器處于“0”狀態(tài)。

圖3－4(b)是基本RS觸發(fā)器的邏輯符號,輸入端的小圓圈表示僅當?shù)碗娖阶饔糜谳斎攵藭r,觸發(fā)器狀態(tài)才會發(fā)生翻轉(zhuǎn),因此稱該觸發(fā)器由低電平觸發(fā),或稱該觸發(fā)器輸入低電平有效。

圖3－4由與非門構(gòu)成的基本RS觸發(fā)器

該觸發(fā)器的兩個輸入端共有四種輸入組合:

(1)若則門G2輸出為1,門G1輸出為0,觸發(fā)器輸出端Q=0,觸發(fā)器置0。

(2)若則門G2輸出為0,門G1輸出為1,觸發(fā)器輸出端Q=1,觸發(fā)器置1。

(3)若此時門G2、G1的輸出必須由此輸入信號之前電路的狀態(tài)來決定。若輸入11之前電路狀態(tài)為1,即Q=1,則輸入11后門G

2輸出為0,門G1輸出為1,觸發(fā)器輸出端Q=1;若輸入11之前電路狀態(tài)為0,即Q=0,則輸入11后門G

2輸出為1,門G1輸出為0,觸發(fā)器輸出端Q=0。因此,觸發(fā)器保持輸入信號之前的狀態(tài)。

為敘述方便,在此引入時序電路中常用的兩個術(shù)語:

現(xiàn)態(tài)Qn:輸入信號作用前觸發(fā)器的狀態(tài),也稱為原來的狀態(tài)(簡稱原態(tài))。

次態(tài)Qn+1:輸入信號作用后觸發(fā)器的狀態(tài),也稱為新狀態(tài)。

(4)若,,由于門G2、G1的傳輸延遲時間不可能完全相同,觸發(fā)器的輸出端Q可能為1,也可能為0,所以觸發(fā)器的輸出不確定。

2.功能描述

觸發(fā)器的邏輯功能描述表示方法比門電路復雜一些,通常采用狀態(tài)真值表(簡稱真值表)、特征方程和狀態(tài)圖等方法對觸發(fā)器的邏輯功能進行描述。下面以基本RS觸發(fā)器為

例,來說明各種描述方法的應用。

1)真值表

真值表以表格的形式反映了觸發(fā)器從原態(tài)Qn向次態(tài)

Qn+1轉(zhuǎn)移的規(guī)律?；綬S觸發(fā)器的真值如表3－1所示。該表詳細列出了次態(tài)Qn+1與原態(tài)Qn及當前輸入之間的關系。由于=00這種輸入是禁止出現(xiàn)的,所以可在真值表中相應的格內(nèi)填入Φ(無關項)。

2)特征方程

特征方程以方程的形式描述觸發(fā)器的次態(tài)與現(xiàn)態(tài),以及輸入間的邏輯函數(shù)關系。將基本RS觸發(fā)器的真值填入卡諾圖,得到Qn+1函數(shù)的卡諾圖,如圖3－5所示。通過卡諾圖化

簡得到:

上式稱為基本RS觸發(fā)器的特征方程或次態(tài)方程,其中

為RS觸發(fā)器的約束條件。圖3－5RS觸發(fā)器Qn+1的卡諾圖

表3-2給出了幾種典型的集成RS觸發(fā)器,供使用者選用。

4LS279是一種典型的四RS觸發(fā)器,其電路引腳圖和封裝圖如圖3－6所示。圖3－6四RS觸發(fā)器74LS279圖3－6四RS觸發(fā)器74LS279

【例3－1】已知基本RS觸發(fā)器端的輸入波形,試畫出Q端的輸出波形。

解設觸發(fā)器初態(tài)為“0”,根據(jù)RS觸發(fā)器的真值表,,則觸發(fā)器置0(相當于存儲數(shù)據(jù)0);若

則觸發(fā)器置1(相當于存儲數(shù)據(jù)1)。

所以Q對應的輸出波形如圖3－7所示。圖3－7例3－1基本RS觸發(fā)器波形圖

基本RS觸發(fā)器可用于防抖動開關,電路如圖3－8(a)所示。為消除抖動,將UA、UB兩點接入RS觸發(fā)器的輸入端,將RS觸發(fā)器的輸出Q和作為開關狀態(tài)輸出。由基本RS觸發(fā)器特性可知:當開關S撥到右邊時，

Q置1,此時即使開關抖動,

Q也仍保持1,從而防止開關輸出抖動;當開關S撥到左邊時,此時即使開關抖動,Q也仍保持0,保持1。其開關反跳現(xiàn)象及改善后的波形圖如圖3－8(b)所示。

圖3－8防抖動開關

3.1.2時鐘RS觸發(fā)器

時鐘RS觸發(fā)器又稱同步RS觸發(fā)器。

基本RS觸發(fā)器的端輸入信號發(fā)生變化時,觸發(fā)器的狀態(tài)就立即改變。在實際應用中,常要求多個觸發(fā)器在一個控制信號作用下按節(jié)拍同步工作,該控制信號稱為時鐘

脈沖信號,簡稱時鐘信號,用CP表示。觸發(fā)器的翻轉(zhuǎn)受時鐘脈沖控制,而翻轉(zhuǎn)狀態(tài)由輸入信號和Qn決定,這就是時鐘觸發(fā)器。

1.電路結(jié)構(gòu)及工作原理

時鐘RS觸發(fā)器的邏輯電路如圖3－9(a)所示,CP為時鐘脈沖輸入端。圖3－9(b)是時鐘RS觸發(fā)器的邏輯符號。用74HC00實現(xiàn)的時鐘RS觸發(fā)器如圖3－9(c)所示。圖3－9時鐘RS觸發(fā)器

觸發(fā)器的輸出由輸入R、S確定。

(1)若R=0,S=1,G4G3輸出為10,基本RS觸發(fā)器置1。

(2)若R=1,S=0,G4G3輸出為01,基本RS觸發(fā)器置0。

(3)若R=0,S=0,G3、G4輸出均為1,基本RS觸發(fā)器保持原態(tài)。

(4)若R=1,S=1,G3、G4

的輸出均為0。前面已經(jīng)指出,對于用與非門構(gòu)成的基本RS觸發(fā)器來說,不允許兩個輸入端同時為0。因此,對時鐘RS觸發(fā)器來說,R端和S端不

允許同時為1。

2.功能描述

由以上分析可以得出:

(1)當CP=0時,觸發(fā)器保持原狀態(tài)不變。

(2)當CP=1時,觸發(fā)器的狀態(tài)隨輸入信號的不同而改變,變化的規(guī)律可用圖3－10(a)所示的狀態(tài)圖、圖3－10(b)所示的狀態(tài)卡諾圖、表3－3所示的真值表,以及特征方程及約束條件來描述。

其特征方程及約束條件:圖3－10時鐘RS觸發(fā)器狀態(tài)圖及狀態(tài)表

【例3－2】已知時鐘RS觸發(fā)器CP、R、S端的輸入波形,試畫出Q端的輸出波形。

解設觸發(fā)器初態(tài)為“0”,根據(jù)時鐘RS觸發(fā)器的真值表,CP=1時:若R=0,S=1,則觸發(fā)器置1;若R=1,S=0,則觸發(fā)器置0。

在圖3－11中,第一個脈沖作用時(CP=1),觸發(fā)器輸入端S=R=0,可知觸發(fā)器此時處于保持狀態(tài),故Q不變化;第二個脈沖作用時,觸發(fā)器輸入端S=1,R=0,處于置1狀態(tài),故Q=1;第四個脈沖作用時,觸發(fā)器輸入S=0,R=1,處于置0狀態(tài),故Q=0;依此類推。圖3－11例3－2時鐘RS觸發(fā)器波形圖

任務2集成觸發(fā)器

時鐘RS觸發(fā)器的次態(tài)由CP=1期間的輸入信號確定,這種觸發(fā)器稱為電平觸發(fā)的觸發(fā)器。而邊沿觸發(fā)器采用時鐘CP脈沖邊沿觸發(fā),即在時鐘CP脈沖上升沿或者下降沿觸發(fā),觸發(fā)器的次態(tài)僅取決于觸發(fā)脈沖邊沿前一瞬間的輸入信號,所以其抗干擾能力較強。邊沿觸發(fā)器就其邏輯功能而言,可分為D觸發(fā)器、JK觸發(fā)器和T觸發(fā)器等。

3.2.1JK觸發(fā)器

目前,JK觸發(fā)器可分為主從型JK觸發(fā)器和邊沿型JK觸發(fā)器。主從型JK觸發(fā)器由兩個分別稱為主觸發(fā)器和從觸發(fā)器的同步RS觸發(fā)器組成。CP=1期間,主觸發(fā)器輸入端接收輸入控制信號,CP=0期間則將主觸發(fā)器狀態(tài)移入從觸

發(fā)器,所以主從型JK觸發(fā)器在CP下降沿到來時狀態(tài)才發(fā)

生變化,其邏輯符號如圖3－12(a)所示,圖中輸出端加“”表示CP脈沖由高電平變?yōu)榈碗娖綍r,從觸發(fā)器接收主觸發(fā)器的輸出狀態(tài)。邊沿型JK觸發(fā)器的邏輯符號如圖3－12(b)所示,圖中符號“>”表示是動態(tài)輸入,表明該觸發(fā)器響應時刻在該輸入端的邊沿;CP端處的小圓圈表示該JK觸發(fā)器是在CP脈沖的下降沿觸發(fā)。圖3－12JK觸發(fā)器邏輯符號

邊沿型JK觸發(fā)器僅僅在CP脈沖的下降沿到來時狀態(tài)才改變一次,其狀態(tài)的變化取決于CP脈沖的下降沿到來之前瞬間JK的值,即在CP脈沖的下降沿到來時,若JK=10,則觸發(fā)器置1;若JK=01,則觸發(fā)器置0;若JK=00,則觸發(fā)器狀態(tài)保持不變;若JK=11,則觸發(fā)器狀態(tài)翻轉(zhuǎn)。其特征方程為

JK觸發(fā)器的真值表如表3－4所示,表中符號“↓”表示觸發(fā)器在CP的下降沿觸發(fā)。

常用的集成JK觸發(fā)器如表3－5所示。它們的脈沖工作特性可查閱有關手冊,其中7472只含一個JK觸發(fā)器,它的J端和K端均有三個輸入,這三個J端使J=J1·J2·J3,三個K端使K=K1·K2·K3。

【例3－3】負邊沿觸發(fā)的JK觸發(fā)器的CP脈沖和輸入信號J、K的波形如圖3－13所

示,畫出觸發(fā)器輸出端Q的波形(設Q的初始狀態(tài)為“0”)。

解由于負邊沿JK觸發(fā)器是下降沿觸發(fā),因此作圖時應首先找出各CP脈沖的下降沿,再根據(jù)當時的輸入信號J、K得出輸出Q,然后作出波形。

第1個CP脈沖的下降沿到來時,JK=10,則觸發(fā)器置1,Q為1;第2個CP脈沖的下降沿到來時,JK=00,則觸發(fā)器狀態(tài)保持不變,Q仍為1;第3個CP脈沖的下降沿到來時,JK=01,則觸發(fā)器置0,Q為0;第4個CP脈沖的下降沿到來時,JK=00,則觸發(fā)器狀態(tài)保持不變,Q仍為0;第5個CP脈沖的下降沿到來時,JK=11,則觸發(fā)器狀態(tài)翻轉(zhuǎn),Q轉(zhuǎn)變?yōu)?。

因此作出的觸發(fā)器輸出端Q的波形如圖3－13所示。圖3－13例3－3波形

3.2.2D觸發(fā)器

目前,D觸發(fā)器可分為時鐘D觸發(fā)器和維持阻塞型D觸發(fā)器。時鐘D觸發(fā)器又稱為鐘控D觸發(fā)器,也常常稱為D鎖存器,其邏輯圖和邏輯符號如圖3－14(a)、(b)所示。由圖可知,時鐘D觸發(fā)器是將時鐘RS觸發(fā)器略加改變以后得來的,即S=D,R=D。因此,由時鐘RS觸發(fā)器特征方程可直接得出時鐘D觸發(fā)器的特征方程:圖3－14時鐘D觸發(fā)器

時鐘D觸發(fā)器的真值表如表3－6所示。

常用的時鐘D觸發(fā)器的型號及其功能如表3－7所示。

74LS75是一種典型的四時鐘D觸發(fā)器,其邏輯符號、電路引腳和封裝如圖3－15所示。維持阻塞型D觸發(fā)器是上升沿觸發(fā)的D觸發(fā)器,其邏輯符號如圖3－16所示。圖中,

D為信號輸入端或稱為激勵端,符號“>”表示是動態(tài)輸入,在CP端處沒有小圓圈表示該D觸發(fā)器是在CP脈沖的上升沿觸發(fā)。圖3－15四時鐘D觸發(fā)器74LS75圖3－16維持阻塞型D觸發(fā)器邏輯符號

該集成D觸發(fā)器僅僅在CP脈沖的上升沿到來時狀態(tài)才改變,其狀態(tài)的變化取決于CP脈沖的上升沿到來之前瞬間D的值,即不論觸發(fā)器原來狀態(tài)如何,若D=1,則CP脈沖的上升沿就把1送入觸發(fā)器,即Q=1。在觸發(fā)器置1后,即使D變化,觸發(fā)器的狀態(tài)也不會改變。若D=0,則CP脈沖的上升沿把0送入觸發(fā)器,即Q=0。

其特征方程為

這種D觸發(fā)器的邏輯功能如表3－8所示。

常用的集成D觸發(fā)器如表3－9所示。

【例3－4】維持阻塞型D觸發(fā)器的CP脈沖和輸入信號D的波形如圖3－17(a)所示,畫出Q端的波形。

解觸發(fā)器輸出端Q的波形變化取決于CP脈沖及輸入信號D,由于維持阻塞型D觸發(fā)器是上升沿觸發(fā),故作圖時應首先找出各CP脈沖的上升沿,再根據(jù)當時的輸入信號D得出輸出Q,作出的波形如圖3－17(b)所示。圖3－17例3－4波形圖

【例3－5】畫出圖3－18(a)所示D觸發(fā)器的Q端的輸出波形。

解把D觸發(fā)器的輸出Q反饋回輸入端與D連接,則Qn+1=D=Qn。根據(jù)邏輯符號可知該觸發(fā)器是下降沿轉(zhuǎn)換的D觸發(fā)器,所以每來一個時鐘CP的下降沿,Q變化一次,波形如圖3－18(b)所示。

Q端輸出波形的周期是CP脈沖周期的2倍,而Q端輸出頻率為CP端頻率的一半,故該電路亦稱為二分頻電路。圖3－18D觸發(fā)器連成二分頻電路

3.2.3T觸發(fā)器

將JK觸發(fā)器的J、K兩端連在一起作為輸入端,便組成了T觸發(fā)器。根據(jù)JK觸發(fā)器的功能即可得到T觸發(fā)器的功能。T觸發(fā)器的真值表如表3－10所示。其特征方程為

當T觸發(fā)器的T端恒為1時,即為T'觸發(fā)器。其特征方程為

3.2.4觸發(fā)器的直接置位和直接復位

集成觸發(fā)器的輸入端除了數(shù)據(jù)輸入端和時鐘端外,有的還帶有直接置位端和直接復位端。例如,圖3－19所示為典型的帶有直接置位端和直接復位端的JK觸發(fā)器。

例如,7474觸發(fā)器是一種典型的帶有直接置位、直接復位端的雙D觸發(fā)器,其電路原理、引腳圖及邏輯符號如圖3－20所示。它采用雙列直插式14腳封裝。圖3－19帶有直接置位端和直接復位端的JK觸發(fā)器的邏輯符號圖3－207474雙D觸發(fā)器圖3－207474雙D觸發(fā)器

任務3同步時序電路的分析

所謂時序邏輯電路,是指在任何時刻電路產(chǎn)生的穩(wěn)定輸出信號,不僅與該時刻電路的輸入信號有關,而且與該時刻的電路狀態(tài)有關。換句話說,當前的輸出不僅與當前的輸入信號有關,而且與以前的輸入有關。

3.3.1時序邏輯電路的一般結(jié)構(gòu)

時序邏輯電路一般由組合邏輯電路和存儲電路兩部分組成,其結(jié)構(gòu)模型如圖3－21所示。圖中,組合邏輯電路部分的輸入包括外部輸入和內(nèi)部輸入,外部輸入X(x1…xi)是整個

時序邏輯電路的輸入信號,內(nèi)部輸入Q(q1…qr)是存儲電路部分的輸出,它反映了時序邏輯電路過去時刻的狀態(tài);組合邏輯電路部分的輸出也包括外部輸出和內(nèi)部輸出,外部輸出

Z(z1…zm)是整個時序邏輯電路的輸出信號,內(nèi)部輸出Y(y1…yn)是存儲電路部分的輸入。

圖中的存儲電路將某一時刻之前電路的狀態(tài)保存下來。存儲電路可以用觸發(fā)器或延遲元件組成。在時序邏輯電路中,存儲電路的輸出稱為時序邏輯電路的狀態(tài),即Q(q1…qr)表示

的0、1序列。Y(y1…yn)是存儲電路的輸入信號,也稱為存儲電路的驅(qū)動信號(或激勵信號)。

圖3－21時序邏輯電路的結(jié)構(gòu)模型

與組合邏輯電路相比,時序邏輯電路在結(jié)構(gòu)上有兩個主要特點:其一是包含由觸發(fā)器構(gòu)成的存儲電路;其二是內(nèi)部存在反饋通路。

時序邏輯電路按電路結(jié)構(gòu),可分為同步時序電路和異步時序電路。所謂同步時序電路,是指組成時序電路的各級觸發(fā)器共用同一個外部時鐘,而異步時序電路是指組成時序電路的各級觸發(fā)器沒有統(tǒng)一的外部時鐘。

3.3.2同步時序邏輯電路的分析方法

其分析過程一般按下列步驟進行:

(1)分析電路,確定電路的輸入和輸出。

(2)列出每個觸發(fā)器的驅(qū)動方程,即D觸發(fā)器D的邏輯表達式,JK觸發(fā)器J、K的邏輯表達式,T觸發(fā)器T的邏輯表達式。它反映了各個觸發(fā)器輸入信號的組合。

(3)將各個觸發(fā)器的驅(qū)動方程代入其特征方程,列出每個觸發(fā)器次態(tài)Qn+1的邏輯表達式,即時序邏輯電路的次態(tài)方程。

(4)列出電路輸出z1…zm的邏輯表達式。

(5)列出電路的狀態(tài)轉(zhuǎn)移表,畫出狀態(tài)轉(zhuǎn)移圖。

(6)根據(jù)狀態(tài)表及狀態(tài)圖所反映的電路狀態(tài)轉(zhuǎn)換關系,用語言或時序圖總結(jié)出電路的邏輯功能。

3.3.3同步時序邏輯電路分析舉例

【例3－6】分析圖3－22所示的同步時序邏輯電路。圖3－22例3－6邏輯電路

解(1)圖3－22中兩個D觸發(fā)器采用同一個時鐘脈沖源,所以是同步時序邏輯電路。該電路沒有外輸入變量,不存在獨立設置的輸出,而以電路的狀態(tài)Q直接作為輸出信號。

(2)寫出激勵方程:

(3)寫出次態(tài)方程:

(4)列出狀態(tài)表,畫出狀態(tài)圖。

由次態(tài)方程得出該電路的狀態(tài)表如表3－11所示。

由狀態(tài)表作出該電路的狀態(tài)圖,如圖3－23所示。由狀態(tài)圖可見:00、01、10這三個狀態(tài)構(gòu)成了循環(huán)狀態(tài)。電路正常工作時,狀態(tài)總是按這個序列循環(huán)變化,這三個狀態(tài)稱為有效狀態(tài),其他狀態(tài)稱為無效狀態(tài)或多余狀態(tài)。圖3－23中無效狀態(tài)11經(jīng)過一個時鐘脈沖后能自動進入狀態(tài)循環(huán)。我們把無效狀態(tài)經(jīng)過一個或多個時鐘脈沖后能自動進入狀態(tài)循環(huán)的電路稱為具有自啟動能力的電路。

(5)分析邏輯功能。從以上分析可知,該電路每經(jīng)過3個時鐘脈沖,狀態(tài)循環(huán)一次,因此這是一個具有自啟動能力的模3計數(shù)器(三進制計數(shù)器或3分頻器)。圖3－23例3－6狀態(tài)圖

【例3－7】時序邏輯電路如圖3－24所示,試分析它的邏輯功能。圖3－24例3－7電路圖

解(1)確定電路時鐘脈沖觸發(fā)方式。該電路由3個JK觸發(fā)器構(gòu)成。時鐘CP脈沖分別與每個觸發(fā)器的時鐘脈沖端相連,CP0=CP1=CP2=CP,輸出信號僅與狀態(tài)Q有關,因

此該電路是一個同步時序邏輯電路。

(2)寫驅(qū)動方程:

(3)列狀態(tài)方程。將上述驅(qū)動方程代入JK觸發(fā)器的特征方程中,得到電路的狀態(tài)方程為

(4)列狀態(tài)表。列狀態(tài)表是分析過程的關鍵,其方法是先依次設定電路原態(tài),再將其代入狀態(tài)方程,得出相應次態(tài),列出狀態(tài)表,如表3－12所示。

在列表時可首先假定電路的原態(tài)為000,代入狀態(tài)方程,得出電路的次態(tài)為001,再以001作為原態(tài)求出下一個次態(tài)010。如此反復進行,即可列出所分析電路的狀態(tài)表。

(5)畫狀態(tài)圖,如圖3－25所示。圖3－25例3－7狀態(tài)圖

(6)畫時序圖。設電路的初始狀態(tài)為000,畫出時序圖,如圖3－26所示。圖3－26例3－7時序圖

(7)分析邏輯功能。由狀態(tài)表、狀態(tài)圖、時序圖均可看出,此電路有8個有效工作狀態(tài),在時鐘脈沖CP的作用下,由初始000狀態(tài)依次遞增到111狀態(tài),其遞增規(guī)律為每輸入一個CP脈沖,電路輸出狀態(tài)按二進制運算規(guī)律加1。所以該電路是一個3位二進制同步加法計數(shù)器。

如果把計數(shù)器的輸出作為存儲器的地址,那么就可以按順序訪問存儲器中的數(shù)據(jù)。其關系圖如圖3－27所示。圖3－27順序訪問存儲器圖

任務4典型同步時序電路的設計

時序電路的設計過程與分析過程基本相反,一般來說設計總是比分析復雜一些,它的基本指導思想是要求設計者根據(jù)具體的邏輯問題要求,用盡可能少的觸發(fā)器及門電路來實現(xiàn)待設計的電路。實際數(shù)字工程中廣泛使用的是同步時序電路,所以本節(jié)將介紹由小規(guī)模集成電路構(gòu)成的同步時序電路的一種經(jīng)典的設計方法。

3.4.1設計步驟

(1)根據(jù)設計要求,畫狀態(tài)圖。這是整個時序電路設計中關鍵的一步。對于初學者來說,往往要對被設計電路的邏輯要求先進行分析,再建立狀態(tài)圖,然后列狀態(tài)表。在較為熟練以后,也可直接列出狀態(tài)表而不畫狀態(tài)圖。

(2)選擇觸發(fā)器類型。根據(jù)電路的狀態(tài)數(shù)確定所需的觸發(fā)器的個數(shù),然后導出狀態(tài)方程,再列出電路的輸出方程及觸發(fā)器的驅(qū)動方程。

(3)根據(jù)輸出方程及驅(qū)動方程,畫出基于觸發(fā)器的邏輯電路圖。

3.4.2設計舉例

【例3－8】用下降沿觸發(fā)的JK觸發(fā)器設計一個同步計數(shù)器,狀態(tài)轉(zhuǎn)移圖如圖3－28所示。寫出狀態(tài)方程、驅(qū)動方程,并畫出邏輯電路圖。圖3－28同步計數(shù)器狀態(tài)轉(zhuǎn)移圖

解(1)根據(jù)狀態(tài)轉(zhuǎn)移圖列出狀態(tài)編碼表,如表3－13所示。

(2)由狀態(tài)方程確定驅(qū)動方程和輸出方程。

由表3－13的狀態(tài)表可以畫出圖3－29所示的次態(tài)卡諾圖及輸出卡諾圖。

根據(jù)次態(tài)卡諾圖寫出次態(tài)方程為

將每個狀態(tài)方程與特征方程

比較,可以得出每個觸發(fā)器的驅(qū)動方程為

根據(jù)輸出卡諾圖寫出輸出(進位信號)方程為

由于兩級觸發(fā)器的4個狀態(tài)全部為有效循環(huán)狀態(tài),不存在多余狀態(tài)的問題,所以電路具備自啟動能力。圖3－29例38卡諾圖

(3)畫邏輯圖。根據(jù)求得的驅(qū)動方程、輸出方程,畫出邏輯電路,如圖3－30所示。圖3－30例3－8同步計數(shù)器的邏輯電路

軟件仿真

小規(guī)模時序電路的計算機仿真實驗

1.RS觸發(fā)器如圖3－31所示。圖3－31RS觸發(fā)器

測試電路,并將結(jié)果列表。根據(jù)測試結(jié)果回答:

(1)該RS觸發(fā)器的狀態(tài)方程是什么?

(2)當R=S=1時,RS觸發(fā)器的輸出狀態(tài)是什么?

(3)RS觸發(fā)器的約束條件是什么?

2.74112雙JK觸發(fā)器如圖3－32所示。

(1)測試電路兩個控制端及J、K兩個輸入端,將測試結(jié)果列表,并求該觸發(fā)器的狀態(tài)方程。圖3－32JK觸發(fā)器

(2)設電路J=K=1,然后給CP端輸入頻率f=1kHz的方波信號,用邏輯分析儀檢測該觸發(fā)器Q端的波形,觀察輸出狀態(tài)何時被觸發(fā)翻轉(zhuǎn),確定Q端的輸出波形的頻率f。

3.創(chuàng)建如圖3－33所示的D觸發(fā)器應用電路。圖3－33D觸發(fā)器應用電路

(1)寫出各觸發(fā)器的狀態(tài)方程和驅(qū)動方程,指出電路的功能。

(2)通過單刀雙擲的開關S、R分別加置位、復位信號,時鐘脈沖源頻率設置為100Hz,各觸發(fā)器的輸出端接數(shù)碼管顯示輸出數(shù)碼。接通電源,不論是先置位還是先復位,可以看到輸出狀態(tài)是什么?

(3)各觸發(fā)器的輸出端接探測器顯示輸出數(shù)碼,根據(jù)探測器亮滅可以看到輸出狀態(tài)是什么?如果把3個探測器換成3個彩燈,會有什么輸出效果?

(4)利用邏輯分析儀觀測輸入、輸出波形圖

4.有一個仿真電路,如圖3－34所示。利用邏輯分析儀觀測計數(shù)選通、鎖存和清零信號波形,分析計數(shù)選通、鎖存和清零信號的時序關系。圖3－34計數(shù)選通、鎖存和清零信號時序電路

項目實施

(1)將4名參賽選手分別編號為1、2、3、4,各用一個搶答按鈕,按鈕編號與選手編號對應,分別為S

1、S2、S3、S4。每個選手搶答臺上設置一個顯示燈,搶到時燈亮,否則燈滅。

(2)給節(jié)目主持人設置一個控制開關,用來控制系統(tǒng)的清零和搶答的開始。

(3)用觸發(fā)器和控制電路完成數(shù)據(jù)的鎖存。

為此,搭建用D觸發(fā)器(74175)構(gòu)成的簡易的四人搶答器電路,如圖3－35所示。圖3－35四人搶答器

小結(jié)

1.觸發(fā)器的基本性質(zhì)觸發(fā)器是數(shù)字邏輯電路的基本單元電路,它有兩個穩(wěn)態(tài)輸出。在觸發(fā)輸入的作用下,可以從一個穩(wěn)態(tài)翻轉(zhuǎn)到另一個穩(wěn)態(tài),因此它們都具有記憶能力。觸發(fā)器可用于存儲二進制數(shù)據(jù)。

2.觸發(fā)器邏輯功能的描述方法

觸發(fā)器的邏輯功能可用真值表(功能表)、特征方程(次態(tài)方程)、狀態(tài)圖(狀態(tài)轉(zhuǎn)換圖)和時序圖(波形圖)來描述。

真值表簡單直觀,但繁瑣,特征方程概括性強,便于運算,但較抽象,波形圖與測試波形一致,便于觀察。

3.觸發(fā)器分類

觸發(fā)器的種類很多,根據(jù)是否有時鐘脈沖輸入端及邏輯功能、電路結(jié)構(gòu)、觸發(fā)方式等的不同可將觸發(fā)器分為基本RS觸發(fā)器、時鐘RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器及T'觸發(fā)器等。其邏輯功能分類見表3－14。

按觸發(fā)器的結(jié)構(gòu)和觸發(fā)方式分類:

4.時序電路的基本特性