SoC設(shè)計方法與實現(xiàn)SoC設(shè)計流程(3)第二章SoC設(shè)計方法與實現(xiàn)基于FPGA的SoC設(shè)計流程FPGA（FieldProgrammableGateArray）現(xiàn)場可編程邏輯門陣列。具有靈活性、縮短設(shè)計周期的優(yōu)勢。SoPC隨著集成電路工藝和EDA工具的發(fā)展，F(xiàn)PGA作為一種專用芯片除了作為原型驗證平臺，已被直接應(yīng)用于很多應(yīng)用領(lǐng)域?；贔PGA的SoC稱為可編程系統(tǒng)級芯片（SoPC，SystemonProgrammableChip），或稱為SoCFPGA。集成了由FPGA廠商提供的預(yù)先設(shè)計好、經(jīng)過嚴格測試過的處理器等IP軟核或硬核?；贔PGA的設(shè)計流程基于FPGA的設(shè)計流程功能設(shè)計根據(jù)任務(wù)要求，選擇合理的設(shè)計方案和合適的器件類型。將所設(shè)計的電路以FPGAEDA工具要求的某種形式表示出來，并輸入給EDA工具。將設(shè)計編譯為由基本邏輯單元構(gòu)成的邏輯網(wǎng)表。邏輯網(wǎng)表配置到具體FPGA上。將邏輯網(wǎng)表中的單元配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，并需要在速度最優(yōu)和面積最優(yōu)之間做出選擇；布線是根據(jù)布局的拓撲，利用芯片內(nèi)的連線資源，合理、正確地連接各個元件。設(shè)計輸入綜合實現(xiàn)布局布線器件編程產(chǎn)生數(shù)據(jù)文件（位數(shù)據(jù)流文件，Bitstream），然后將其下載到FPGA芯片中?；贔PGA的設(shè)計驗證流程行為仿真綜合前對RTL設(shè)計的電路進行邏輯功能驗證，該仿真沒有延遲信息。在仿真時，把綜合生成的標(biāo)準延時文件反標(biāo)注到綜合仿真模型中去，主要評估門延時帶來的影響指將布局布線后的延時信息反標(biāo)注到設(shè)計網(wǎng)表中，檢測有無時序違規(guī)，此時延時最精確，能較好的反應(yīng)FPGA的實際工作情況。主要應(yīng)用于高速電路設(shè)計中，對信號完整性和電子干擾等特性進行分析。綜合后仿真時序仿真與驗證板級仿真與驗證示例：Xilinx的Zynq-7000SoPC集成了硬處理器內(nèi)核的新型FPGA帶FPGA功能的處理器而不是帶處理器的FPGAProcessingSystem（PS)ProgrammableLogic(PL)PS和PL傳統(tǒng)嵌入式處理器結(jié)構(gòu)傳統(tǒng)的可編程邏輯和支持多種標(biāo)準的I/O通過內(nèi)部高速總線AXI進行互連面向SoPC的XilinxFPGA設(shè)計流程硬件流程完成HDL設(shè)計輸入，仿真，綜合和實現(xiàn)過程EDKVivado(新版）軟件流程完成C程序的編寫、編譯和鏈接過程SoC軟件開發(fā)的工具SDK自動為其外設(shè)生成軟件驅(qū)動、測試代碼和創(chuàng)建外設(shè)的板級支持包。Xilinx支持高層次綜合的SoPC設(shè)計流程C程序自動轉(zhuǎn)化為與之對應(yīng)的RTL描述XilinxVivadoHLS通過高層次綜合生成的硬