基于FPGA的脈搏測量儀的設(shè)計(jì)脈搏信號中包含人體重要的生理病理信息，常作為心血管疾病診斷和治療的依據(jù)。隨著信息采集技術(shù)以及生物醫(yī)學(xué)的迅速發(fā)展，脈搏信號的獲取也有了新的方法。本文提出將脈搏信號實(shí)時顯示出來，為診治醫(yī)師提供足夠的病理信息，提高傳統(tǒng)脈診的效率。本系統(tǒng)的脈搏信號顯示借助VGA接口來實(shí)現(xiàn)。以往對于VGA顯示的研究側(cè)重于VGA接口驅(qū)動技術(shù)，主要實(shí)現(xiàn)VGA靜態(tài)顯示[1-2]?；诖朔N現(xiàn)象，本文提出了利用雙口RAM來實(shí)現(xiàn)脈搏采集數(shù)據(jù)的存儲與讀取，從而可以實(shí)現(xiàn)實(shí)時顯示，結(jié)果證明此方案可以很好地滿足要求。同時，本系統(tǒng)充分利用了FPGA的硬件資源，取代了VGA的專用顯示芯片，降低了系統(tǒng)的開發(fā)成本，提高了系統(tǒng)的集成度。1總體設(shè)計(jì)采集到的脈搏信號往往比較微弱，而且伴隨著很多噪聲。因此需要濾波、放大等處理電路進(jìn)行預(yù)處理。脈搏信號屬于模擬信號，要想送到FPGA處理，需進(jìn)行模/數(shù)轉(zhuǎn)換。FPGA將數(shù)字信號存儲在內(nèi)部RAM中，并利用VerilogHDL語言編寫VGA顯示控制模塊，驅(qū)動顯示器顯示脈搏波形。整個系統(tǒng)的原理框圖如圖1所示。2系統(tǒng)實(shí)現(xiàn)2.1信號處理電路脈搏信號存在頻率低、信號弱、噪聲嚴(yán)重等問題。脈象頻譜分析表明，脈象能譜中99%的能量集中在10Hz以下[3]，而且正常成人的脈搏跳動次數(shù)為60~100次/min，脈率是1~1.67Hz。為了濾除噪聲，又不影響脈搏信號的能量，選擇0.8~20Hz作為信號的頻帶寬度。因此，本設(shè)計(jì)的信號處理電路主要由前置放大器、高通濾波器、低通濾波器、主放大器組成。信號處理電路圖如圖2所示。經(jīng)分析，信號處理電路的頻率帶寬為0.72Hz~20Hz，放大倍數(shù)為300多倍，可以完成功能要求。另外，實(shí)際中將R7用10k?贅的電位器代替，從而實(shí)現(xiàn)放大倍數(shù)可調(diào)的目的，適用更多的場合。2.2A/D轉(zhuǎn)換A/D轉(zhuǎn)換芯片主要完成模擬信號到數(shù)字信號的轉(zhuǎn)換。ADC0804是逐次比較型集成A/D轉(zhuǎn)換器，分辨率為8位，轉(zhuǎn)換時間為100μs，輸入電壓范圍為0~5V，而且價(jià)格便宜、操作簡便?；谝陨咸攸c(diǎn)，本設(shè)計(jì)選用ADC0804作為A/D轉(zhuǎn)換芯片。對經(jīng)過處理電路處理的脈搏信號進(jìn)行采樣，并將得到的數(shù)字信號送到FPGA中。2.3FPGA控制本系統(tǒng)的FPGA控制部分主要由分頻模塊、RAM、VGA控制模塊三部分組成。

根據(jù)電視原理有關(guān)VGA顯示的內(nèi)容可知，VGA顯示采用逐行掃描方式。掃描是從屏幕的左上方開始，從左到右、從上到下。本系統(tǒng)采用640×480@60Hz顯示模式，其中60Hz為場掃描頻率。對于一個場掃描頻率為60Hz、分辨率為640×480的顯示模式，其典型的VGA時序表如表1所示。

由表1可以計(jì)算出VGA驅(qū)動所需的時鐘頻率為800×552×60Hz=25.2MHz。而FPGA的時鐘頻率為50MHz，因此需要一個分頻模塊，實(shí)現(xiàn)二分頻的功能。VGA控制部分主要是產(chǎn)生行同步信號（Hsync）和場同步信號（Vsync），模擬VGA的顯示時序表。此模塊的設(shè)計(jì)思想是模擬逐行掃描的過程，每行800個像素點(diǎn)，掃完一行，接著掃第二行，一共有525行。因此，可以設(shè)計(jì)兩個計(jì)數(shù)器，行計(jì)數(shù)器（h_cnt）和列計(jì)數(shù)器（v_cnt）。h_cnt從0開始計(jì)數(shù)，計(jì)到799后歸零；v_cnt也從0開始計(jì)數(shù)，計(jì)到524后歸零，并且在h_cnt計(jì)到799后，v_cnt加1，clk_25m作為兩個計(jì)數(shù)器的觸發(fā)脈沖。當(dāng)h_cnt=96時，Hsync=1；當(dāng)h_cnt=0時，Hsync=0。類似的，當(dāng)v_cnt=2時，Vsync=1；當(dāng)v_cnt=0時，Vsync=0。從而實(shí)現(xiàn)了行同步信號和列同步信號的產(chǎn)生，并模擬了VGA顯示時序表。行計(jì)數(shù)器的程序流程圖如圖3所示。顯示器是由一個個像素點(diǎn)組成的，如果是640×480的顯示模式，就意味著每行有640個像素點(diǎn)，每列有480個像素點(diǎn)，一共是307200個像素點(diǎn)。圖像在顯示器上顯示，其實(shí)就是點(diǎn)亮相應(yīng)的像素點(diǎn)。因此，基于這種理解，可以將脈搏波形當(dāng)作一幅圖像，波形走過的地方就是相應(yīng)的像素點(diǎn)被點(diǎn)亮了。因此對脈搏信號采樣，得到的就是相應(yīng)的像素點(diǎn)。如果將采樣值作為列坐標(biāo)，第幾次采樣作為行坐標(biāo)，就可以確定一個像素點(diǎn)，繼而可以描繪出一幅脈搏波形圖。通過上面的分析過程，提出一個解決方案，就是尋找一個存儲介質(zhì)，既可以讀，又可以寫。而FPGA正好有這樣的資源，于是采用RAM來充當(dāng)這個存儲介質(zhì)。從VGA顯示原理已經(jīng)知道，VGA顯示采用的是逐行掃描的方式。如果將采樣值作為RAM的地址，也是列坐標(biāo)，而將第幾次采樣作為相應(yīng)的存儲單元存儲的內(nèi)容，同時也是行坐標(biāo)