第四章組合邏輯電路本章主要內(nèi)容4.1概述4.2組合邏輯電路的分析和設(shè)計(jì)

4.3若干常用的組合邏輯電路

4.4組合邏輯電路中的競(jìng)爭(zhēng)－冒險(xiǎn)現(xiàn)象

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數(shù)據(jù)選擇器（多路選擇器）、數(shù)據(jù)分配器算術(shù)邏輯運(yùn)算單元數(shù)值比較器§4.3常用的組合邏輯電路

MSI組合部件具有功能強(qiáng)、兼容性好、體積小、功耗低、使用靈活等優(yōu)點(diǎn)，因此得到廣泛應(yīng)用。本節(jié)介紹幾種典型MSI組合邏輯部件的功能及應(yīng)用：數(shù)據(jù)選擇器工作原理：數(shù)據(jù)選擇器就是在數(shù)字信號(hào)的傳輸過(guò)程中，從一組數(shù)據(jù)中選出某一個(gè)送到輸出端，也叫多路開關(guān)。D0YD1D2D34

選

1

數(shù)據(jù)選擇器工作示意圖A1A0數(shù)據(jù)選擇器:根據(jù)地址碼的要求，從多路輸入信號(hào)中選擇其中一路輸出的電路.又稱多路選擇器(Multiplexer，簡(jiǎn)稱MUX)或多路開關(guān)。多路輸入一路輸出地址碼輸入10Y=D1D1常用2選1、4選1、8選1和16選1等數(shù)據(jù)選擇器。

數(shù)據(jù)選擇器的輸入信號(hào)個(gè)數(shù)N與地址碼個(gè)數(shù)n的關(guān)系為N=2n以雙4選1數(shù)據(jù)選擇器74HC153為例說(shuō)明數(shù)據(jù)選擇器的工作原理邏輯圖形符號(hào)其中對(duì)于一個(gè)數(shù)據(jù)選擇器：輸出端的邏輯式為：附加控制端:1S'：輸出端1Y選通地址輸入端、:01AA數(shù)據(jù)輸入端:~1310DD其真值表如下表所示：S1A1A0Y11××0000D10001D11010D12011D13A1A00101D3

D0

D1

D2

Y1

的卡諾圖(1)當(dāng)S'1=1時(shí)，數(shù)據(jù)選擇器被禁止，輸出封鎖為低電平；

(2)當(dāng)S‘1=0時(shí)，數(shù)據(jù)選擇器工作；分析:“8選1”數(shù)據(jù)選擇器需要3位地址碼，8個(gè)輸入端，1個(gè)輸出端，輸出端的邏輯式為：例1.試用雙4選1數(shù)據(jù)選擇器74HC153組成8選1數(shù)據(jù)選擇器。(2)雙“4選1”數(shù)據(jù)選擇器可以提供8個(gè)數(shù)據(jù)輸入端；(3)“4選1”數(shù)據(jù)選擇器只有2位地址輸入，故需要利用S做為第3位地址輸入端。解：如圖連接方式，當(dāng)A2=0時(shí)，地址范圍：000~011上邊選擇器工作;通過(guò)地址A1A0從D0~D3中選擇一個(gè)數(shù)據(jù)經(jīng)Y1輸出。下邊選擇器被禁止，輸出Y2為低電平。(2)當(dāng)A2=1時(shí)，地址范圍：100~111下邊選擇器工作;通過(guò)地址A1A0從D4~D7中選擇一個(gè)數(shù)據(jù)經(jīng)Y2輸出。上邊選擇器被禁止，輸出Y1為低電平。綜上所說(shuō)：8選1數(shù)據(jù)選擇器的輸出Y=Y1+Y2用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)（1）

由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為1時(shí)，輸出為地址輸入變量全體最小項(xiàng)的和。例如:4選1數(shù)據(jù)選擇器的輸出:

Y=m0D0+m1D1+m2D2+m3D3

當(dāng)

D0=D1=D2=D3=1時(shí)，Y=m0+m1+m2+m3。當(dāng)

D0~D3為0、1的不同組合時(shí)，Y可輸出不同的最小項(xiàng)表達(dá)式。而任何一個(gè)邏輯函數(shù)都可表示成最小項(xiàng)表達(dá)式.因此,當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)相同時(shí)，可直接將邏輯函數(shù)輸入變量有序地接數(shù)據(jù)選擇器的地址輸入端。具有n位地址輸入的數(shù)據(jù)選擇器，可實(shí)現(xiàn)(不大于)n變量的任何形式組合邏輯函數(shù)。例：試用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)

Y=AB+AC+BC。Y為三變量函數(shù)，故選用8選1數(shù)據(jù)選擇器（74LS151）代數(shù)法求解(2)寫出邏輯函數(shù)的最小項(xiàng)表達(dá)式Y(jié)=AB+AC+BC=A'BC+AB'C+ABC'

+ABC=m3+m5+m6+m7(3)寫出數(shù)據(jù)選擇器的輸出表達(dá)式Y(jié)

=m0D0+m1D1+m2D2+m3D3+m4D4+m5D5+m6D6+m7D7(4)比較兩式中最小項(xiàng)的對(duì)應(yīng)關(guān)系解：(1)選擇數(shù)據(jù)選擇器令

A=A2，B=A1，C=A0應(yīng)令：D0=

D1=D2=D4=0，D3=

D5=D6=D7=1(5)畫連線圖即可得輸出函數(shù)74LS151A2A1A0D0D7D6D5D4D3D2D1YY1ST'ABC0D0D2D1D4D7D6D5D31(1)選擇數(shù)據(jù)選擇器選用

74LS151(2)畫出Y和數(shù)據(jù)選擇器輸出Y'

的卡諾圖(3)比較邏輯函數(shù)Y

和Y的卡諾圖設(shè)

Y=Y、A=A2、B=A1、C=A0對(duì)比兩張卡諾圖后得：D0=

D1=D2=D4=0D3=

D5=D6=D7=1(4)畫連線圖ABC0100011110

1

1

1

1

0

0

0

0Y的卡諾圖A2A1A00100011110

D6

D7D5

D3

D0

D1

D2

D4Y'的卡諾圖

1

1

1

1

D6

D7D5

D3卡諾圖法求解解：與代數(shù)法所得圖相同例如：對(duì)于4選1數(shù)據(jù)選擇器，在S'1＝0時(shí)，輸出與輸入的邏輯式為:若將A1、A0作為兩個(gè)輸入變量，D0～D3為第三個(gè)變量的輸入或其他形式，則可由4選1數(shù)據(jù)選擇器實(shí)現(xiàn)任何3變量的組合邏輯函數(shù)。（邏輯函數(shù)產(chǎn)生器）用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路（2）(2)具有n位地址輸入的數(shù)據(jù)選擇器，可以產(chǎn)生(n+1)變量的組合邏輯函數(shù)。例2.分別用4選1和8選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)解：（1）用4選1（四路）數(shù)據(jù)選擇器實(shí)現(xiàn)若將B、C作為地址輸入端，A、A‘、1或0作為各數(shù)據(jù)的輸入端，將邏輯函數(shù)轉(zhuǎn)化為“與或”形式，要求：每個(gè)與項(xiàng)必須包含每個(gè)地址輸入端：所給函數(shù)與4選1數(shù)據(jù)選擇器的輸出端邏輯函數(shù)相比較令A(yù)1=B，A0＝C，D10＝1，D11＝D12＝D13＝A其電路連線如圖所示:A0A1D10D11D12D131SY174LS153)21(BC1AY由4選1數(shù)據(jù)選擇器實(shí)現(xiàn)4選1數(shù)據(jù)選擇器的輸出:Y=D10m0+D11m1+D12m2+D13m3(2)由8選1數(shù)據(jù)選擇器實(shí)現(xiàn)先將所給邏輯函數(shù)寫成最小項(xiàng)之和形式，即將得到的函數(shù)式與8選1數(shù)據(jù)選擇器輸出邏輯式比較：比較上面兩式令:A2＝A，A1＝B，A0=C，D1＝D2＝D3=0；D0＝D4=D5=D6=D7=1故其外部接線圖如圖所示：YA2A1A0D0D1D2D3D4D5D6D7S74HC151YABC01由8選1數(shù)據(jù)選擇器實(shí)現(xiàn)W例3.試用雙4選1數(shù)據(jù)選擇器74HC153構(gòu)成全減器，設(shè)A為被減數(shù)，B為減數(shù)，CI為低位的借位，D為差，CO為向高位的借位。解：全減器的真值表為輸出端的邏輯式為比較，令：則電路的連線圖如圖所示：A0A1D10D11D12D13Y174LS153(1)D20D21D22D23Y274LS153(2)1S2SBCI1ADCo上述兩種方法：n位地址的數(shù)據(jù)選擇器可以實(shí)現(xiàn)任何變量個(gè)數(shù)為(n+1)以下的邏輯函數(shù)。用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路（3）問(wèn)：n位地址的數(shù)據(jù)選擇器是否可以實(shí)現(xiàn)變量個(gè)數(shù)超過(guò)(n+1)的復(fù)雜邏輯函數(shù)？例如：對(duì)于4變量邏輯函數(shù)：F=A'B'C+A'BC'D+AB'C'D'+ABCD用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路（3）（3）具有n位地址輸入的數(shù)據(jù)選擇器，附加一些門電路可以產(chǎn)生大于（n＋1）變量的組合邏輯函數(shù)。與4選1選擇器輸出函數(shù)比較：

Y=A'1A'0?D0+A'1A0?D1+A1A'0?D2+A1A0?D3若將A、B作為4選1選擇器的地址輸入端，A=A1,B=A0;且C=D0,C'D=D1,C'D'=D2,CD=D3.則由4選1數(shù)據(jù)選擇器，外加一些門電路實(shí)現(xiàn)任何4變量組合邏輯函數(shù)。ABA0A1D10D11D12D131SY174LS153)21(FCD電路的連線圖如圖所示：數(shù)據(jù)分配器與數(shù)據(jù)選擇器相反，它是根據(jù)地址選擇碼將一個(gè)信號(hào)從輸入發(fā)送到選定的輸出端。

數(shù)據(jù)分配器Dn位地址選擇信號(hào)D0D2n-1…數(shù)

據(jù)

輸

入數(shù)

據(jù)

輸

出D1一位四路數(shù)據(jù)分配器的電路圖

DABY0Y1Y2Y3輸出函數(shù)：Y0=D·A'B';Y1=D·A'B;Y2=D·AB';Y3=D·AB;數(shù)值比較器分類：

1位數(shù)值比較器多位數(shù)值比較器實(shí)現(xiàn)比較兩個(gè)數(shù)值大小的邏輯電路即為比較器。一、1位數(shù)值比較器設(shè)有一位二進(jìn)制數(shù)A和B比較有三種可能結(jié)果實(shí)現(xiàn)的電路如圖所示),10,(,1)1,0(,1)0,1()()()(=\=*￠=\=￠==<*￠=\=￠==>*=<>A?BYBABABAYBABABABAYBABABABABABA或同為則則二、多位數(shù)值比較器比較原則：先比較最高位，在高位相等的條件下，取決于低位的比較結(jié)果。1.多位比較器的原理比較輸入輸出A3

B3A2

B2A1

B1A0B0

Y(A>B)

Y(A=B)

Y(A<B)>100=>100==>100===>100====010<001=<001==<001===<001例：比較兩個(gè)4位二進(jìn)制數(shù)A3A2

A1

A0和B3

B2

B1

B0，輸出為Y（A>B)、Y（A=B)和Y（A<B)。則對(duì)應(yīng)的輸出函數(shù)Y（A>B)、Y（A=B)和Y（A<B)表達(dá)式為：)()()()()()()()()()()()()()(00112233)(00112233112233223333)(￠+=￠?￠?￠?￠?=￠￠?￠?￠?+￠￠￠+￠￠+￠==<>=<BABABABABAYYYBABABABAYBABABABABABABABABABAY???(1)Y(A<B)、Y(A=B)和Y(A>B)為比較結(jié)果輸出端；(2)A3~A0及B3~B0為兩個(gè)相比較的4位數(shù)碼輸入端；(3)I(A<B)、I(A＝B)、I(A>B)為擴(kuò)展端，為來(lái)自低位的比較結(jié)果。74LS85四位集成數(shù)值比較器邏輯圖形符號(hào)如圖所示:四位數(shù)值比較器74LS

85的邏輯圖形符號(hào)A0A1A274LS85B0B1B2B3A3I(A<B)I(A=B)I(A>B)Y(