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文檔簡介
第一章測試VerilogHDL的抽象分層建模方式可劃分為系統(tǒng)級和算法級建模方式、寄存器級建模方式、邏輯門級建模方式和晶體管開關(guān)級建模方式。()
A:錯
B:對
答案:BVerilogHDL是唯一一種硬件描述語言。()
A:對
B:錯
答案:B以下哪些屬于可編程邏輯器件()
A:CPLD
B:PAL
C:GAL
D:FPGA
答案:ABCD以下哪些是FPGA和CPLD的相似點()
A:可采用VerilogHDL進行電路設計
B:可編程邏輯器件
C:采用SRAM工藝
D:器件密度可達到上千萬門
答案:AB以下哪些是SOPC的基本特征()
A:低功耗
B:單芯片
C:可能包含部分模擬電路
D:至少包含一個嵌入式處理器內(nèi)核
答案:ABCD第二章測試如果線網(wǎng)類型變量說明后未賦值,起始缺省值是()
A:x
B:z
C:1
D:0
答案:Breg[7:0]mema[255:0]正確的賦值是()
A:4’bxx11
B:4’bzz11
C:8’d0;
D:mema[5]=3’d0,
答案:D“a=4`b11001,b=4’bx110”選擇正確的運算結(jié)果()
A:b&a=x
B:a&&b=1;
C:a&b=0
D:b&&a=x
答案:B下列標識符中,()是合法的標識符。
A:_date
B:adder8#
C:8_sum
D:$finish
答案:A下列語句中,不屬于并行語句的是()。
A:過程語句
B:assign語句
C:case語句
D:元件例化語句
答案:C第三章測試阻塞性賦值符號為<=,非阻塞性賦值符號為=。()
A:錯
B:對
答案:A某一純組合電路輸入為in1,in2和in3,輸出為out,則該電路描述中always的事件表達式應寫為always@(in1,in2,in3);()
A:對
B:錯
答案:A若某一時序電路由時鐘clk信號上升沿觸發(fā),同步高電平復位信號rst清零,該電路描述中always的事件表達是應該寫為always@(posedgeclkorrst)。()
A:錯
B:對
答案:AVerilogHDL中內(nèi)置了12種類型的基本門級元件模型。()
A:對
B:錯
答案:Abufif0是VerilogHDL中內(nèi)置的基本門級元件:控制信號高電平有效的三態(tài)緩沖器。()
A:對
B:錯
答案:B第四章測試狀態(tài)機常用狀態(tài)編碼有順序編碼、格雷碼和獨熱碼三種。()
A:錯
B:對
答案:B電路輸出與電路輸入有關(guān)的有限狀態(tài)機電路被稱為moore機。()
A:錯
B:對
答案:A采用有限狀態(tài)機設計,易于構(gòu)成性能良好的同步時序邏輯,有利于消除大規(guī)模邏輯電路中常見的競爭冒險現(xiàn)象。()
A:對
B:錯
答案:A有限狀態(tài)機的代碼可采用一段式、二段式和三段式描述方法。()
A:對
B:錯
答案:A有限狀態(tài)機的三段式描述指包含三個always模塊。()
A:對
B:錯
答案:B第五章測試評價Verilog代碼的優(yōu)劣不在于代碼段的整潔簡短,而在于代碼是否能由綜合工具流暢合理地轉(zhuǎn)換成速度快和面積小的硬件形式。()
A:錯
B:對
答案:B異步設計非常容易產(chǎn)生毛刺現(xiàn)象和亞穩(wěn)態(tài)。()
A:錯
B:對
答案:B使用雙斜杠進行的注釋行以分號結(jié)束;使用/*/進行的注釋,/和*/各占用一行,并且頂頭。()
A:錯
B:對
答案:B相同功能的電路采用的代碼風格不同,最終綜合后的RTL電路結(jié)構(gòu)依然是相同的。()
A:對
B:錯
答案:B以下信號名中,最具可讀性的是()
A:addr_count
B:addr_1
C:addr11
D:add1
答案:A第六章測試Testbench的主要功能是()
A:復雜設計可以使用EDA工具,或者通過用戶接口自動比較仿真結(jié)果與理想值,實現(xiàn)結(jié)果的自動檢查。
B:正確例化設計電路;
C:將仿真數(shù)據(jù)顯示在終端或存為文件,也可以顯示在波形窗口中以供分析檢查;
D:為設計電路提供激勵信號;
答案:ABCD以下哪些系統(tǒng)任務實現(xiàn)文本輸出()
A:display;以下哪些系統(tǒng)函數(shù)實現(xiàn)讀取當前仿真時間()
A:htime。B:系統(tǒng)函數(shù)和任務一般以符號#開頭。()
A:對
B:錯
答案:Bwrite與display相同,不同的是不會自動換行.()
第七章測試Altera公司的QuartusII和公司的ModelSim是兩種目前世界上比較流行和實用的EDA工具軟件。()
A:錯
B:對
答案:BQuartusII可以采用文本輸入法和圖形輸入法進行電路設計。()
A:對
B:錯
答案:A根據(jù)下面的程序,always@(posedgeclk)begin
q0<=~q2;
q1<=q0;
q2<=q1;end畫出綜合出來的電路圖如圖所示。
()
A:錯
B:對
答案:B分析下列程序,得到10時刻執(zhí)行結(jié)果a=1,15時刻b=1,20時刻c=1。initialfork#10a=1;#15b=1;begin#20c=1#10d=1;end#25e=1;Join()
A:錯
B:對
答案:B選擇下面兩段代碼正確的一個。()
A:moduleexample(o1,o2,a,b,c,d);inputa,b,c,d;outputo1,o2;regc,d,o2;andu1(o2,c,d);always@(aorb)if(a)o1=b;elseo1=0;endmodule
B:moduleexample(o1,o2,a
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