2023/2/5清華大學(xué)出版社Page1第9章信號(hào)完整性分析信號(hào)完整性概述9.1信號(hào)完整性分析注意事項(xiàng)9.2添加信號(hào)完整性模型9.3實(shí)例講解9.59.1信號(hào)完整性概述9.1.1信號(hào)完整性的概念9.1.2信號(hào)完整性的主要表現(xiàn)9.1.3常見(jiàn)信號(hào)完整性問(wèn)題及其解決方案9.1.4信號(hào)完整性分析器2023/2/5清華大學(xué)出版社Page22023/2/5清華大學(xué)出版社Page39.1.1信號(hào)完整性的概念

信號(hào)完整性（SignalIntegrity，簡(jiǎn)稱SI）主要是指信號(hào)在信號(hào)線上傳輸?shù)馁|(zhì)量，是指信號(hào)在電路中能夠以正確的時(shí)序和電壓數(shù)值做出響應(yīng)的能力。當(dāng)信號(hào)能以要求的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá)接受芯片的引腳時(shí)，就稱之為良好的信號(hào)完整性；反之，當(dāng)信號(hào)不能做出正確的響應(yīng)或信號(hào)質(zhì)量不能保證系統(tǒng)長(zhǎng)期穩(wěn)定地工作時(shí)，就稱之為差的信號(hào)完整性。9.1.2信號(hào)完整性的主要表現(xiàn)信號(hào)完整性主要表現(xiàn)：反射：如果信號(hào)在傳輸過(guò)程中感受到阻抗的變化時(shí)，就會(huì)產(chǎn)生反射。振鈴：當(dāng)信號(hào)在驅(qū)動(dòng)端和負(fù)載之間產(chǎn)生多次負(fù)反射時(shí)，就會(huì)產(chǎn)生振鈴。地彈：芯片內(nèi)部地電平相對(duì)于電路板地電平的變化現(xiàn)象。竄擾：由同一PCB板上的兩條信號(hào)線與地平面引起的，故也稱為三線系統(tǒng)。延遲2023/2/5清華大學(xué)出版社Page4差的信號(hào)完整性并不是某一單一因素造成的，而是由板級(jí)設(shè)計(jì)中多種因素共同作用引起的。大致可以歸結(jié)為以下幾個(gè)方面：系統(tǒng)和器件頻率的上升；一般認(rèn)為，當(dāng)系統(tǒng)和器件頻率大于等于50MHz時(shí)，信號(hào)完整性問(wèn)題就會(huì)越來(lái)越突出。元器件和PCB的參數(shù)；元器件在PCB上的布局；高速信號(hào)的布線。2023/2/5清華大學(xué)出版社Page52023/2/5清華大學(xué)出版社Page69.1.3常見(jiàn)信號(hào)完整性問(wèn)題及其解決方案問(wèn)題可能原因解決方法變更的解決方法過(guò)大的上沖終端阻抗不匹配終端短接使用上升時(shí)間緩慢的驅(qū)動(dòng)源直流電壓電平不好線上負(fù)載過(guò)大交流負(fù)載替換直流負(fù)載使用能夠提供更大的驅(qū)動(dòng)電流的驅(qū)動(dòng)源過(guò)大的竄擾線間耦合過(guò)大使用上升時(shí)間緩慢的主動(dòng)驅(qū)動(dòng)電源在被動(dòng)接收端端接，重新布線或檢查地平線傳輸時(shí)間過(guò)長(zhǎng)傳輸線距離過(guò)長(zhǎng)，沒(méi)有開(kāi)關(guān)動(dòng)作替換或重新布線，檢查串行端接使用阻抗匹配的驅(qū)動(dòng)源，變更布線策略表9-1信號(hào)完整性問(wèn)題及解決方案9.1.4信號(hào)完整性分析器2023/2/5清華大學(xué)出版社Page7ProtelDXP包含了一個(gè)高級(jí)信號(hào)完整性分析器，它能夠?qū)σ呀?jīng)步好的PCB進(jìn)行精確地模擬分析。而測(cè)試網(wǎng)絡(luò)阻抗、降沿信號(hào)、升沿信號(hào)、信號(hào)斜率等設(shè)置與PCB的設(shè)計(jì)規(guī)則一樣。如果PCB上任何—個(gè)設(shè)計(jì)要求有問(wèn)題，該分析器都可以對(duì)PCB進(jìn)行反射或者竄擾分析，以確定問(wèn)題所在，因而實(shí)現(xiàn)了在制作PCB前，以最小的代價(jià)解決高速、高頻電路設(shè)計(jì)帶來(lái)的EMC／EMI(電磁兼容／電磁干擾)等問(wèn)題。ProtelDXP允許用戶在原理圖或PCB編輯器中實(shí)現(xiàn)布局前或布局后的信號(hào)完整性分析，并且在圖形界面下給出反射和串?dāng)_的波形分析結(jié)果。2023/2/5清華大學(xué)出版社Page8為了更好地進(jìn)行信號(hào)完整性分析，設(shè)計(jì)者在電路板系統(tǒng)設(shè)計(jì)過(guò)程中，應(yīng)當(dāng)特別注意以下幾點(diǎn)：

將對(duì)噪聲敏感的元器件進(jìn)行物理隔離；盡量使線路阻抗匹配以及對(duì)信號(hào)進(jìn)行反射控制；采用獨(dú)立的電源及地電平層；PCB布線避免走直角；同一組信號(hào)線盡量保持在走線上等長(zhǎng)；在高速電路設(shè)計(jì)中，相鄰的兩條信號(hào)線的間距應(yīng)符合3W規(guī)則，即間距為信號(hào)線寬度W的三倍；選擇容值足夠大、阻抗低的旁路電容，對(duì)電源進(jìn)行退耦處理；將PCB板中的元器件進(jìn)行合理布局。9.2信號(hào)完整性分析注意事項(xiàng)為了得到精確的分析結(jié)果，在進(jìn)行信號(hào)完整性分析前，需要注意以下幾點(diǎn):設(shè)計(jì)文件集成電路電源網(wǎng)絡(luò)設(shè)定激勵(lì)源層堆棧設(shè)置正確每個(gè)元器件的信號(hào)完整性模型必須正確。2023/2/5清華大學(xué)出版社Page99.3添加信號(hào)完整性模型ProtelDXP提供了兩種添加信號(hào)完整性模型的方法：通過(guò)【ModelAssignments】（模型配置）對(duì)話框進(jìn)行添加，該方法是向設(shè)計(jì)中添加信號(hào)完整性模型最簡(jiǎn)單的方法；手動(dòng)方式進(jìn)行添加，該方法利用【元件屬性】對(duì)話框來(lái)完成信號(hào)完整性模型的添加。2023/2/5清華大學(xué)出版社Page10【實(shí)例9-1】利用【ModelAssignments】（模型配置）對(duì)話框添加信號(hào)完整性模型。

本實(shí)例要求對(duì)“C:\ProgramFilesAltium2004\Examples\ReferenceDesign\4PortSerialInterface\4PortSerialInterface.PPJPCB”添加信號(hào)完整性模型。9.4信號(hào)完整性分析設(shè)定2023/2/5清華大學(xué)出版社Page11在進(jìn)行信號(hào)完整性分析之前，需要設(shè)定相關(guān)的信號(hào)完整性規(guī)則。ProtelDXP主要包含了13條信號(hào)完整性分析規(guī)則，用于在檢測(cè)PCB設(shè)計(jì)中一些潛在的信號(hào)完整性問(wèn)題。信號(hào)完整性規(guī)則的設(shè)置可以在PCB編輯環(huán)境或者原理圖編輯環(huán)境中完成。9.4.1信號(hào)完整性規(guī)則設(shè)置9.4.2信號(hào)完整性分析設(shè)定9.4.1信號(hào)完整性規(guī)則設(shè)置2023/2/5清華大學(xué)出版社Page12在PCB編輯環(huán)境下進(jìn)行信號(hào)完整性規(guī)則的設(shè)置在PCB編輯環(huán)境下，執(zhí)行菜單命令【設(shè)計(jì)】／【規(guī)則】，彈出【PCB規(guī)則和約束編輯器】對(duì)話框，并從該對(duì)話框中打開(kāi)【SignalIntergity】選項(xiàng)，如圖9-13所示。在該【SignalIntergity】選項(xiàng)中用戶可以選擇設(shè)置信號(hào)完整分析所需要的規(guī)則。圖9-13【PCB規(guī)則和約束編輯器】對(duì)話框2023/2/5清華大學(xué)出版社Page13

在系統(tǒng)默認(rèn)狀態(tài)下，信號(hào)完整性分析規(guī)則沒(méi)有定義。當(dāng)需要進(jìn)行信號(hào)完整性分析時(shí)，可以將光標(biāo)移到【SignalIntergity】選項(xiàng)中的某一項(xiàng)上，單擊鼠標(biāo)右鍵，彈出快捷菜單，如圖9-14所示，選中【新建規(guī)則】命令，即可建立一個(gè)新的分析規(guī)則。然后雙擊建立的分析規(guī)則，即可進(jìn)入規(guī)則設(shè)計(jì)對(duì)話框。圖9-14快捷菜單13條信號(hào)完整性分析規(guī)則：1．SignalStimulus（激勵(lì)信號(hào)）激勵(lì)信號(hào)是在信號(hào)完整性分析中使用的激勵(lì)信號(hào)的特性。2．Overshoot-FallingEdge（信號(hào)超調(diào)的下降邊沿）信號(hào)超調(diào)的下降邊沿用于定義信號(hào)下降沿允許的最大超調(diào)值。3．Overshoot-RisingEdge（信號(hào)超調(diào)的上升邊沿）信號(hào)超調(diào)的上升邊沿用于定義信號(hào)上升沿允許的最大超調(diào)值。4．Undershoot-FallingEdge（信號(hào)下沖的下降沿）信號(hào)下沖的下降沿用于定義信號(hào)下沖的最大下降值。5．Undershoot-RisingEdge（信號(hào)下沖的上升沿）信號(hào)下沖的上升沿用于定義信號(hào)下沖的最大上升值。2023/2/5清華大學(xué)出版社Page146．Impedance（最大／最小阻抗）最大/最小阻抗用于定義所允許電阻的最大和最小值。7.SignalTopValue（高電平信號(hào)的最小電壓值）高電平信號(hào)的最小電壓值用于定義信號(hào)在高電平狀態(tài)所允許的最小電壓值。8．SignalBasicValue（基值電壓的最大值）基值電壓的最大值用于定義信號(hào)在低電平狀態(tài)所允許的最大電壓值。9．FlightTime-RisingEdge（上升沿的最大延遲時(shí)間）上升沿的最大延遲時(shí)間用于定義信號(hào)上升沿的最大允許延遲時(shí)間。2023/2/5清華大學(xué)出版社Page1510.FlightTime-FallingEdge（下降沿的最大延遲時(shí)間）下降沿的最大延遲時(shí)間用于定義信號(hào)下降沿的最大允許延遲時(shí)間。11.Slope-RisingEdge（上升沿斜率）上升沿斜率用于定義上升沿從閾值電壓VT到高電平VIH的最大延遲時(shí)間。12.Slope-FallingEdge（下降沿斜率）下降沿斜率用于定義下降沿從閾值電壓VT到低電平VIL的最大延遲時(shí)間。13.SupplyNets（電源網(wǎng)絡(luò)的電壓值）電源網(wǎng)絡(luò)的電壓值用于定義PCB板上的供電網(wǎng)絡(luò)標(biāo)號(hào)。2023/2/5清華大學(xué)出版社Page16在原理圖編輯環(huán)境下進(jìn)行信號(hào)完整性規(guī)則的設(shè)置2023/2/5清華大學(xué)出版社Page17【實(shí)例9-3】信號(hào)完整性規(guī)則——供電網(wǎng)絡(luò)的設(shè)置本例還是以“C：\ProgramFiles＼Altium2004\Example\ReferenceDesigns＼4PortSerialInterface＼4PortSerialInterface.PRJPCB”為例，要求在原理圖編輯狀態(tài)下，設(shè)置信號(hào)完整性規(guī)則中供電網(wǎng)絡(luò)的設(shè)置。9.4.2信號(hào)完整性分析設(shè)定2023/2/5清華大學(xué)出版社Page18在9.3節(jié)【實(shí)例9-1】中曾經(jīng)提到，在PCB編輯狀態(tài)下，執(zhí)行菜單命令【工具】／【信號(hào)完整性】時(shí)，如果有元器件沒(méi)有定義信號(hào)完整性分析模型的話，則會(huì)彈出【Errorsorwarningsfound】（發(fā)現(xiàn)錯(cuò)誤或警告）對(duì)話框，如圖9-4所示。當(dāng)沒(méi)有錯(cuò)誤或警告存在時(shí)，或者單擊【Errororwarningsfound】對(duì)話框的按鈕，系統(tǒng)會(huì)彈出【信號(hào)完整性設(shè)定選項(xiàng)】對(duì)話框，如圖9-39所示。2023/2/5清華大學(xué)出版社Page19圖9-39【信號(hào)完整性設(shè)定選項(xiàng)】對(duì)話框在該對(duì)話框中，用戶可以設(shè)置【導(dǎo)線阻抗】和【AverageTrackLength】（平均線長(zhǎng)度）等參數(shù)。2023/2/5清華大學(xué)出版社Page20設(shè)置完成后，單擊

按鈕，系統(tǒng)彈出【信號(hào)完整性】對(duì)話框，如圖9-40所示。使用【信號(hào)完整性】對(duì)話框，用戶就可以對(duì)所設(shè)計(jì)的PCB進(jìn)行仿真。圖9-40【信號(hào)完整性】對(duì)話框9.5實(shí)例講解2023/2/5清華大學(xué)出版社Page21【實(shí)例9-4】信號(hào)完整性分析實(shí)例本例中，仍以PCB項(xiàng)目文件“C：\ProgramFiles＼Altium2004\Example\ReferenceDesigns＼4PortSerialInterface\4PortSerialInterface.PRJPCB”為例進(jìn)行信號(hào)的完整性分析。2