1、第2章 Verilog設(shè)計(jì)基礎(chǔ)HDL的引入圖像的反轉(zhuǎn)？行號(hào) 代碼1/ nand2_ex1.v2module nand2_ex1(a, b, f); input a,b; output f; nand inst1 (f,a,b); endmodule計(jì)算機(jī)語言語言的目的交流獲得他人的幫助計(jì)算機(jī)語言的目的與計(jì)算機(jī)交流請(qǐng)計(jì)算機(jī)完成工作計(jì)算控制繪圖游戲在條件之下做美語言/編程語言語 言邏 輯Verilog的特點(diǎn)邏輯控制 + 時(shí)間控制與電路緊密結(jié)合可電路綜合語句一般語句標(biāo)識(shí)清晰.v文件以module為基本單位品牌身份Module電路描述的基本完整單元完整性唯一性電路的藍(lán)圖重用性一個(gè)項(xiàng)目必須有且只能有一個(gè)

2、頂層modulemodule可以生成instance到其它的module當(dāng)中Module模板仿真module的聲明關(guān)鍵字module+名字module的定義位于聲明之后以endmodule結(jié)束module name;module name;endmodule編寫Verilog=Module聲明+Module定義主要工作Module定義的主要任務(wù)變量操作聲明變量給變量賦值特定的時(shí)間特定的條件其它輔助語句在條件之下做Verilog基本書寫格式正文 + 注釋正文由Verilog程序語句構(gòu)成條件型語句執(zhí)行型語句條件型語句: begin/end執(zhí)行型語句: 分號(hào) ;注釋單行注釋: “/” 之后的文字多行

3、注釋: “/*” 和”*/” 之間的文字module myand(a,b,f);/ comments input a,b; output f ; assign f=a&b;endmodule書寫內(nèi)容語句關(guān)鍵字變量空白符空格, 制表符(table), 換行符(enter)操作符+, -, *, /, , !, () 等等2.2 變量和常量標(biāo)識(shí)符 電路中連線、端口、器件等電路符合的名字。常量： 整數(shù)：8b01011010 8h3e 4h3e 基本變量(信號(hào))類型wire線網(wǎng)類型起連接作用reg寄存器類型主動(dòng)驅(qū)動(dòng)wire clock;wire 7:0sum;reg clock;reg 7:0sum;

4、N bit的變量 - N-1:0簡(jiǎn)單的例子module test;wireclk;reg 7:0result;wire31:0temp;endmodule可由begin/end限定之間的語句為塊內(nèi)語句initial 塊初始賦值always 塊規(guī)律(循環(huán))賦值module myand(a,b,f);/ comments input a,b; output f ; assign f=a&b;endmodule2.2賦值(assignment)常數(shù)阻塞賦值: =數(shù)字的表示以二進(jìn)制為基礎(chǔ)一位數(shù)字信號(hào)的取值: 0, 1, x, z位寬+格式+數(shù)值1b0, 2b01, 4b10114hF, 8h7C, 2

5、h36d10, 3d8, 7d127常數(shù)module myand(a,b,f);/ comments input a,b; output f ; assign f=a&b;endmodule2.2賦值(assignment)表達(dá)式結(jié)果表達(dá)式: 運(yùn)算/對(duì)象單目操作符, ! 表示取反雙目操作符+, - 表示加,減var1 + var2var1 4d10變量運(yùn)算module myand(a,b,f);/ comments input a,b; output f ; assign f=a&b;endmodule在條件下, 做module聲明注釋變量定義initial塊always塊module定義結(jié)束

6、變量賦值為常數(shù)變量賦值為表達(dá)式module myand(a,b,f);/ comments input a,b; output f ; assign f=a&b;endmodule2.3“？：”語句使用條件操作符的語法格式如下：條件表達(dá)式 ? 表達(dá)式1 : 表達(dá)式2條件操作符的運(yùn)算過程如下：如果條件表達(dá)式的值為1（即為真），則運(yùn)算后的結(jié)果取表達(dá)式1的值，否則取表達(dá)式2的值。 module mux2_1_ex4(P0, P1,S，F(xiàn));input P0,P1,S; /說明P0、P1和S為輸入端口output F; /說明F為輸出端口assign F = ( S = 0 ) ? P0 , P1;

7、/條件表達(dá)式endmodule2.4 運(yùn)算符（1）算術(shù)運(yùn)算符 （+、-、/、%）（2）關(guān)系運(yùn)算符 （）（3）等式運(yùn)算符 (= 、!=)（4）邏輯運(yùn)算符 （&、|、?。?）位運(yùn)算符 （、&、|）（6）縮位運(yùn)算符 （7）移位運(yùn)算符 （、大于=不大于（小于等于）小于 b) if ( a = b ) if ( a b) if ( a = b)注意: 2個(gè)等號(hào)注意: 符號(hào)與非阻塞賦值相同邏輯控制多路條件選擇case語句 - 自行查看資料p92練習(xí)條件循環(huán)while語句for語句- 自行查看資料3.6Module的例化(Instance)在其它Module的定義當(dāng)中例化module B;wirecloc

8、k;wire7:0result;Au_A (.clk(clock),.result(result);endmodulemodule A (clk,result);inputclk;output 7:0result;endmodule例化語法 By Name端口列表方法Au_A (.clk(clock),.result(result);被例化的Module名字Instance(例化)的名字Module 的端口名字例化到的module當(dāng)中變量的名字注意:端口列表齊全(與Module定義一致); 寬度一致Instance的output端口不得與reg型變量連接Module BModule Aport

9、_AAs Instancereg_Aport_A沖突電路概念復(fù)習(xí)數(shù)字電路組合電路與非門等時(shí)序電路D觸發(fā)器電路輸出完全依賴電路輸入電路輸出在一定程度不依賴電路輸入運(yùn)算記憶組合電路時(shí)序電路實(shí)現(xiàn)功能使功能有序練習(xí)畫出電路的波形組合邏輯異或時(shí)序邏輯D觸發(fā)器電路的Verilog行為級(jí)描述確定電路輸出變量的變化規(guī)律/特征組合電路輸出變量與輸入變量的關(guān)系時(shí)序電路在時(shí)鐘觸發(fā)之下輸出變量與輸入變量的關(guān)系數(shù)字電路輸入變量輸出變量使用always塊變量賦值組合電路Verilog行為級(jí)描述輸出變量與輸入變量的關(guān)系電路輸出可以為regalways (敏感變量列表) 塊內(nèi)賦值非阻塞賦值 (=)或阻塞賦值(=)電路輸出可以為wireassign賦值語句 (阻塞賦值 =)電路輸入變量always塊中出現(xiàn)的不在賦值語句左邊的變量舉例: 一個(gè)二輸入與非門的描述wirea, b;regc;always (a or b) begin c = (a & b);endwirea, b;wirec;assign c = (a & b);等價(jià)時(shí)序電路Verilog行為級(jí)描述在時(shí)鐘觸發(fā)之下電路輸出