1、1第四章 SPLD基本結(jié)構(gòu)及工作原理 SPLD的根本結(jié)構(gòu)主要內(nèi)容PROM器件PLA器件PAL器件GAL器件2SPLD 的 基 本 結(jié) 構(gòu) 圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)和項(xiàng)輸入輸出反饋輸入信號(hào)互補(bǔ)輸出的輸入緩沖電路, 用以產(chǎn)生輸入變量的原變量和反變量，并提供足夠的驅(qū)動(dòng)能力。輸入電路在PLD 中的畫(huà)法AAA4.1 SPLD的根本結(jié)構(gòu)3CABCCABBAW7 = ABCABCW0 =由一組多輸入與門(mén)組成，用以產(chǎn)生輸入變量的各乘積項(xiàng)。與陣列SPLD 的 基 本 結(jié) 構(gòu) 輸入電路輸出電路或陣列輸入項(xiàng)乘積項(xiàng)和項(xiàng)輸入輸出反饋輸入信號(hào)與陣列4.1 SPLD的根本結(jié)構(gòu)4例如 ABCY3Y2Y1與陣

2、列SPLD 的 基 本 結(jié) 構(gòu) 輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)和項(xiàng)輸入輸出反饋輸入信號(hào)由圖可得 Y1 = ABC + ABC + ABC Y2 = ABC + ABC Y3 = ABC + ABC由一組多輸入或門(mén)組成，用以產(chǎn)生和項(xiàng)，即將輸入的某些乘積項(xiàng)相加。4.1 SPLD的根本結(jié)構(gòu)或陣列5SPLD 的 基 本 結(jié) 構(gòu) 輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)和項(xiàng)輸入輸出反饋輸入信號(hào)SPLD的輸出電路因器件的不同而有所不同，但總體可分為固定輸出和可組態(tài)輸出兩大類(lèi)。根據(jù)與門(mén)陣列、或門(mén)陣列和輸出電路結(jié)構(gòu)的不同，簡(jiǎn)單的低密度PLD可分為PROM、PLA、PAL、GAL四種根本類(lèi)型，下面分別

3、進(jìn)行講解。4.1 SPLD的根本結(jié)構(gòu)64.2 PROM器件1根本結(jié)構(gòu)A B CA B CA B CA B CA B CA B CA B CA B CA B CO1 O2 O3或陣列（可編程）與陣列（固定）2特點(diǎn)“與陣列固定，不能編程，“或陣列可以編程。與陣列是一個(gè)全譯碼電路，即n個(gè)輸入量總共有2n個(gè)不同的組合積項(xiàng)輸出，因此有2n 條積項(xiàng)線(xiàn)。與陣列的固定連接關(guān)系造成芯片面積的浪費(fèi)，利用效率低。73應(yīng)用設(shè)計(jì)例1：用PROM構(gòu)造半加器C=A0A14.2 PROM器件S=A0 Al =A0Al + A0A1+CSA1A0A1A0A1A0A1A0SC000001101010110181234567891

4、011121314150例2: 用PROM實(shí)現(xiàn)22乘法器輸 入輸 出A1 A0B1 B0P3 P2 P1 P00 00 00 0 0 00 00 10 0 0 00 01 00 0 0 00 01 10 0 0 00 10 00 0 0 00 10 10 0 0 10 11 00 0 1 00 11 10 0 1 11 00 00 0 0 01 00 10 0 1 01 01 00 1 0 01 01 10 1 1 01 10 00 0 0 01 10 10 0 1 11 11 00 1 1 01 11 11 0 0 1123456789101112131415094.3 PLA器件1根本結(jié)構(gòu)

5、與陣列不采用全譯碼方式，標(biāo)準(zhǔn)的與或表達(dá)式已不適用，需要把邏輯函數(shù)化成最簡(jiǎn)的與或表達(dá)式。有多個(gè)輸出時(shí)，要盡量利用公共的與項(xiàng)，以提高陣列的利用率。 A B CO1 O2 O3或陣列（可編程）與陣列（可編程）2特點(diǎn)“與陣列和或陣列都可以編程，方便了設(shè)計(jì)工作。算法復(fù)雜, 器件運(yùn)行速度下降制造工藝復(fù)雜，價(jià)格高。10根本思想：根據(jù)PLA結(jié)構(gòu)，安排每個(gè)積項(xiàng)占一條積項(xiàng)線(xiàn)，在不同輸出函數(shù)中如有相同積項(xiàng)，那么共享。每個(gè)輸出函數(shù)有n個(gè)積項(xiàng)，就在或陣列上將它的縱向線(xiàn)與相關(guān)的n個(gè)積項(xiàng)線(xiàn)相連。簡(jiǎn)單地說(shuō)，用PLA實(shí)現(xiàn)組合邏輯函數(shù)時(shí)，先將函數(shù)化簡(jiǎn)為最簡(jiǎn)與或式，再把對(duì)應(yīng)的與項(xiàng)或起來(lái)即可。O1=ABC+BCO2=AB+ACO3=

6、AB+AC例：用PLA實(shí)現(xiàn)以下組合邏輯函數(shù)電路3應(yīng)用設(shè)計(jì)4.3 PLA器件A B CO1 O2 O3A B CA BA CB CA B11采用熔絲編程方式，只能一次性編程。4.4 PAL器件1根本結(jié)構(gòu)左圖為最簡(jiǎn)單的PAL器件結(jié)構(gòu)。目前常見(jiàn)的PAL器件中，輸入變量最多可達(dá)20個(gè)，與項(xiàng)的個(gè)數(shù)最多有80個(gè)，或陣列輸出端最多的有10個(gè)，每個(gè)或門(mén)輸入端最多的可達(dá)16個(gè)。2特點(diǎn)“與陣列可編程，“或陣列固定。A2A1A0D0D1D2或陣列（固定）與陣列（可編程）12為了擴(kuò)展電路的功能，并增加使用的靈活性，PAL在與或陣列的根底上，增加了多種輸出及反響電路，構(gòu)成了各種型號(hào)的PAL器件。反饋電路輸入電路固定“或

7、”陣列可編程“與”陣列輸出電路輸入電路2特點(diǎn)具有多種形式的輸出結(jié)構(gòu)根據(jù)PAL器件的輸出結(jié)構(gòu)和反響電路的不同，可將它們大致分成專(zhuān)用輸出、可編程輸入/輸出、存放器輸出、異或輸出以及運(yùn)算選通反響輸出等幾種類(lèi)型。13專(zhuān)用輸出結(jié)構(gòu)這種結(jié)構(gòu)的輸出端只能作輸出用，不能用作輸入。輸出端可以是或門(mén)、或非門(mén)，或者互補(bǔ)輸出結(jié)構(gòu)。因電路中不含觸發(fā)器，所以只能實(shí)現(xiàn)組合邏輯電路。常用的產(chǎn)品有 PAL10H8(10輸入，8輸出，高電平輸出)、PAL10L8(10輸入，8輸出，低電平輸出) 、PAL16C1(16輸入，1輸出，互補(bǔ)型輸出)等。3PAL的輸出結(jié)構(gòu)輸入線(xiàn)OI積項(xiàng)線(xiàn)14 可編程輸入/輸出結(jié)構(gòu) 這種結(jié)構(gòu)在或門(mén)輸出之后

8、增加了一個(gè)三態(tài)輸出緩沖器，它的控制端OE由與陣列的第一個(gè)乘積項(xiàng)控制，可直接送往輸出，也可作為輸入用。 常用的產(chǎn)品有 PAL16L8、PAL20L10等。當(dāng)OE=0時(shí)，三態(tài)輸出呈高阻態(tài)，I/O引腳作輸入使用；當(dāng)OE=1時(shí)，三態(tài)門(mén)選通，I/O引腳作輸出使用。3PAL的輸出結(jié)構(gòu)II/OOE作輸出使用時(shí)，也可將輸出再經(jīng)互補(bǔ)輸出的緩沖器反響到與陣列輸入，用于實(shí)現(xiàn)復(fù)雜的組合邏輯電路。15 存放器輸出結(jié)構(gòu)常用的產(chǎn)品有 PAL16R4、PAL16R8等。R表示存放器輸出型。3PAL的輸出結(jié)構(gòu)這種結(jié)構(gòu)的輸出端有一D觸發(fā)器。在時(shí)鐘上升沿先將或門(mén)輸出寄存在D觸發(fā)器的Q端，當(dāng)使能信號(hào)OE有效時(shí)，Q端的信號(hào)經(jīng)三態(tài)緩沖器

9、反相后輸出，輸出為低電平有效。觸發(fā)器的Q端輸出還可以通過(guò)緩沖器反饋送至與陣列的輸入端。因而這種結(jié)構(gòu)的PAL能記憶原來(lái)的狀態(tài)，實(shí)現(xiàn)時(shí)序邏輯電路。16 異或輸出結(jié)構(gòu)這種結(jié)構(gòu)的輸出局部有兩個(gè)或門(mén)，它們的輸出經(jīng)異或門(mén)進(jìn)行異或運(yùn)算后再經(jīng)D觸發(fā)器和三態(tài)緩沖器輸出。這種結(jié)構(gòu)不僅便于對(duì)與或邏輯陣列輸出的函數(shù)求反，還可以實(shí)現(xiàn)對(duì)存放器狀態(tài)進(jìn)行保持操作。該種結(jié)構(gòu)的產(chǎn)品有 PAL20X4、PAL20X8(X表示異或輸出型)等。YQ3PAL的輸出結(jié)構(gòu)IQQDCLOCKOEOC17在異或門(mén)的根底上，將觸發(fā)器的輸出反響到運(yùn)算選通邏輯電路，與輸入項(xiàng)進(jìn)行組合后送與陣列進(jìn)行編程，可獲得16種可能的邏輯組合。3PAL的輸出結(jié)構(gòu)運(yùn)算

10、選通反響結(jié)構(gòu)這種結(jié)構(gòu)的產(chǎn)品有PAL16A4(A表示運(yùn)算選通反響輸出型)。18圖示電路即為經(jīng)過(guò)編程產(chǎn)生16種運(yùn)算結(jié)果的PAL。19例：用PAL器件設(shè)計(jì)一個(gè)數(shù)值判別電路。要求判斷4位二進(jìn)制數(shù)DCBA的大小在05、6 10、11 15哪一個(gè)區(qū)間之內(nèi)。十進(jìn)制數(shù)二進(jìn)制數(shù)Y0Y1Y2DCBA000001001000110020010100300111004010010050101100601100107011101081000010910010101010100101110110011211000011311010011411100011511110014PAL的應(yīng)用2021GAL器件分兩大類(lèi)：一類(lèi)為普通

11、型GAL，其與或陣列結(jié)構(gòu)與PAL相似，如GAL16V8、GAL20V8、 ispGAL16Z8等；另一類(lèi)為新型GAL，其與或陣列均可編程， 與PLA結(jié)構(gòu)相似，代表器件為GAL39V8。 4.5 GAL器件GAL是在PAL的根底上開(kāi)展起來(lái)的，具有和PAL相同的與或陣列，即可編程的與陣列和固定的或陣列。不同的是它采用了電擦除、電可編程的E2PROM工藝制作，可以用電信號(hào)擦除并反復(fù)編程上百次。GAL器件的輸出端設(shè)置了可編程的輸出邏輯宏單元OLMCOutput Logic Macro Cell，可以將OLMC設(shè)置成不同的輸出方式。這樣，同一型號(hào)的GAL器件可以實(shí)現(xiàn)PAL器件所有的各種輸出電路工作模式，

12、可取代大局部PAL器件， 因此稱(chēng)為通用可編程邏輯器件。1概述22優(yōu)點(diǎn)：2GAL器件的特點(diǎn)缺點(diǎn)：采用電擦除工藝和高速編程方法，使編程改寫(xiě)變得方便、 快速，整個(gè)芯片改寫(xiě)只需數(shù)秒鐘，可改寫(xiě) 百次以上。 速度快、功耗低。存取時(shí)間為1240ns，功耗僅為雙極型PAL的1/2或1/4，編程數(shù)據(jù)可保存20年以上。采用可編程的輸出邏輯宏單元(OLMC)，使其具有極大的靈活性和通用性。可預(yù)置和加電復(fù)位所有存放器，備有加密單元。仍屬于低密度PLD，規(guī)模小，每片相當(dāng)于幾十個(gè)等效門(mén)電路，只能代替 24片MSI器件。在使用中還有許多局限性，如一般GAL只能用于同步時(shí)序電路，各OLMC中的觸發(fā)器只能同時(shí)置位或清零，還不能

13、充分發(fā)揮其作用。23GAL和PAL在結(jié)構(gòu)上的區(qū)別PAL結(jié)構(gòu)GAL結(jié)構(gòu)或陣列做在OLMC結(jié)構(gòu)中適當(dāng)?shù)貫镺LMC進(jìn)行編程，GAL就可以在功能上代替PAL各種輸出類(lèi)型及其派生類(lèi)型243GAL器件的根本結(jié)構(gòu)(以GAL16V8為例) GAL16V8 引腳圖8 個(gè)輸入端8 個(gè) I/O 端1 個(gè)時(shí)鐘輸入端1 個(gè)輸出使能控制輸入端251 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 11可編程與陣列(64 32) GAL16V8 邏輯圖輸出邏輯宏單元 (Output Logic Macro- Cell

14、，簡(jiǎn)稱(chēng) OLMC)與陣列 輸入電路261 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 11可編程與陣列(64 32)與陣列的作用是產(chǎn)生輸入信號(hào)的乘積項(xiàng)。其輸入信號(hào)為 8 個(gè)輸入端提供的原、反變量和 8 個(gè)反饋輸入端提供的原、反變量。產(chǎn)生這些變量的那些乘積項(xiàng)，則由對(duì)與陣列的編程決定。 時(shí)鐘輸入端，提供時(shí)序電路所需要的時(shí)鐘信號(hào)。輸出使能控制輸入端。它作為全局控制信號(hào)控制各 I/O 端的工作方式。271 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O

15、17I/O 16I/O 15I/O 14I/O 13I/O 12OE 11可編程與陣列(64 32) OLMC 中含有或門(mén)、D 觸發(fā)器和多路選擇器等，通過(guò)對(duì) OLMC 編程可得到組合電路輸出、時(shí)序電路輸出、雙向 I/O 端等多種工作組態(tài)。 GAL16V8 邏輯圖2864x3216x64x8294GAL的輸出邏輯宏單元OLMC1個(gè)8輸入或門(mén)1個(gè)異或門(mén)1個(gè)D觸發(fā)器4個(gè)多路選擇開(kāi)關(guān)4個(gè)控制字來(lái)自與陣列01PTMUXXOR(n)QQDAC0反饋FMUX10 x11x0 x10 x0AC0SynAC1 (n)11100100TSUXM01OUXMVCCG2來(lái)自鄰級(jí)輸出(n)I/O(n)CLKOECLKO

16、EG1AC1 (n)30由OLMC的結(jié)構(gòu)圖可以看出，OLMC中的異或門(mén)和四個(gè)多路選擇開(kāi)關(guān)由四個(gè)結(jié)構(gòu)控制字XOR(n)、AC0、AC1(n)和Syn編程控制。其中XOR(n) 和AC1(n)是各個(gè)OLMC自己的控制字，n代表OLMC的編號(hào)，這個(gè)編號(hào)與每個(gè)OLMC連接的引腳號(hào)碼一致； AC0和Syn為8個(gè)OLMC共用的控制字。OLMC的結(jié)構(gòu)控制字這些控制字集中放在一個(gè)行地址為第60行的具有82位的結(jié)構(gòu)控制字中。來(lái)自與陣列01PTMUXXOR(n)QQDAC0反饋FMUX10 x11x0 x10 x0AC0SynAC1 (n)11100100TSUXM01OUXMVCCG2來(lái)自鄰級(jí)輸出(n)I/O(

17、n)CLKOECLKOEG1AC1 (n)318輸入或門(mén)每個(gè)OLMC包含或陣列中的一個(gè)8輸入或門(mén)，或門(mén)的每一個(gè)輸入對(duì)應(yīng)一個(gè)乘積項(xiàng)與陣列中的一個(gè)輸出，故或門(mén)的輸出為假設(shè)干個(gè)乘積項(xiàng)之和?；蜷T(mén)的輸出接到異或門(mén)的一個(gè)輸入端。異或門(mén)異或門(mén)用于控制或門(mén)輸出信號(hào)的極性。異或門(mén)的另一個(gè)輸入端為結(jié)構(gòu)控制字中的1位XOR(n)，當(dāng)XOR(n)端為1時(shí)，異或門(mén)起反相器作用；否那么為同相輸出。異或門(mén)的輸出直接送到D觸發(fā)器的輸入端。D觸發(fā)器D觸發(fā)器用于鎖存異或門(mén)的輸出狀態(tài)，使GAL能實(shí)現(xiàn)時(shí)序邏輯電路。XOR(n)來(lái)自與陣列01PTMUXXOR(n)QQDAC0反饋FMUX10 x11x0 x10 x0AC0SynAC1

18、 (n)11100100TSUXM01OUXMVCCG2來(lái)自鄰級(jí)輸出(n)I/O(n)CLKOECLKOEG1AC1 (n)32PTMUX由編程的控制字AC0和AC1(n)加到與非門(mén)G1輸出后進(jìn)行控制。當(dāng)AC0或AC1(n)=0時(shí)，第一個(gè)積項(xiàng)通過(guò)PTMUX輸出到或門(mén)的輸入端，作為或門(mén)的一個(gè)輸入積項(xiàng)；當(dāng)AC0=AC1(n)=1時(shí)，第一個(gè)積項(xiàng)不能作為輸入項(xiàng)，可被選為三態(tài)門(mén)的控制項(xiàng)。此時(shí)PTMUX輸出為0，對(duì)或門(mén)輸出沒(méi)影響。4個(gè)多路選擇開(kāi)關(guān)積項(xiàng)選擇多路開(kāi)關(guān)PTMUX是一個(gè)二選一開(kāi)關(guān)電路，它的輸入端來(lái)自可編程與陣列中的8個(gè)積項(xiàng)中的第一個(gè)，由編程決定這一積項(xiàng)用作輸入項(xiàng)還是用作三態(tài)門(mén)的控制項(xiàng)。AC0AC1

19、 (n)來(lái)自與陣列01PTMUXXOR(n)QQDAC0反饋FMUX10 x11x0 x10 x0AC0SynAC1 (n)11100100TSUXM01OUXMVCCG2來(lái)自鄰級(jí)輸出(n)I/O(n)CLKOECLKOEG1AC1 (n)33當(dāng)AC0 AC1(n)=00時(shí)，TSMUX輸出為固定高電平，三態(tài)門(mén)始終選通，I/O(n)端只能作輸出使用。當(dāng)AC0 AC1(n)=01時(shí)，TSMUX輸出為固定低電平，三態(tài)門(mén)工作在高阻狀態(tài)，無(wú)輸出，此時(shí)I/O(n)端可作輸入使用。當(dāng)AC0 AC1(n)=10時(shí)，TSMUX輸出為公共控制信號(hào)OE，三態(tài)門(mén)的工作狀態(tài)由外接OE信號(hào)控制。OE=1時(shí)，I/O(n)端

20、作輸出用； OE=0時(shí)，I/O(n)端作輸入用。當(dāng)AC0 AC1(n)=11時(shí)，TSMUX輸出為由與陣列來(lái)的第一個(gè)積項(xiàng)，那么由與陣列來(lái)的各組的第一個(gè)積項(xiàng)分別控制各自的三態(tài)門(mén)的輸出。這是一個(gè)四選一開(kāi)關(guān)電路，它的輸入有：第一個(gè)積項(xiàng)、8個(gè)OLMC的共用控制信號(hào)OE、固定的高電平VCC和固定的低電平(地)。選擇控制由控制字AC0和AC1(n)實(shí)現(xiàn)。輸出三態(tài)門(mén)共有四種控制選擇。來(lái)自與陣列01PTMUXXOR(n)QQDAC0反饋FMUX10 x11x0 x10 x0AC0SynAC1 (n)11100100TSUXM01OUXMVCCG2來(lái)自鄰級(jí)輸出(n)I/O(n)CLKOECLKOEG1AC1 (n

21、)三態(tài)門(mén)控制選擇多路開(kāi)關(guān)TSMUX34當(dāng)AC0+AC1(n)=AC0&AC1(n)=1,即AC0=1且AC1(n)=0時(shí)，選擇D觸發(fā)器輸出；此時(shí)三態(tài)門(mén)受外部控制信號(hào)OE的控制，當(dāng)OE=1時(shí), D觸發(fā)器的輸出才會(huì)經(jīng)三態(tài)門(mén)驅(qū)動(dòng)到I/O(n)端。 這也是一個(gè)二選一開(kāi)關(guān)電路，它通過(guò)控制字AC0和AC1(n)作用到或非門(mén)G2，再由G2輸出對(duì)OMUX進(jìn)行選擇控制。當(dāng)AC0和AC1(n)為其它三種組合時(shí)，選擇異或門(mén)直接輸出到三態(tài)門(mén)。來(lái)自與陣列01PTMUXXOR(n)QQDAC0反饋FMUX10 x11x0 x10 x0AC0SynAC1 (n)11100100TSUXM01OUXMVCCG2來(lái)自鄰級(jí)輸出(

22、n)I/O(n)CLKOECLKOEG1AC1 (n)輸出選擇多路開(kāi)關(guān)OMUX35四個(gè)反饋輸入來(lái)自: D觸發(fā)器Q端的輸出； 本級(jí)的I/O端； 相鄰單元的輸出； 固定低電平(地)。選擇控制由三個(gè)結(jié)構(gòu)控制字AC0、 AC1(n)和Syn的組合實(shí)現(xiàn)。當(dāng)AC0 AC1(n) Syn=11x時(shí)，F(xiàn)MUX的輸出選為本級(jí)的I/O。當(dāng)AC0 AC1(n) Syn=10 x時(shí)，F(xiàn)MUX的輸出為D觸發(fā)器的Q輸出。當(dāng)AC0 AC1(n) Syn=0 x1時(shí), FMUX的輸出選為相鄰單元的輸出。當(dāng)AC0 AC1(n) Syn=0 x0時(shí)，F(xiàn)MUX的輸出為固定低電平。反響選擇多路開(kāi)關(guān)FMUX來(lái)自與陣列01PTMUXXOR(n)QQDAC0反饋FMUX10 x11x0 x10 x0AC0SynAC1 (n)11100100TSUXM01OUXMVCCG2來(lái)自鄰級(jí)輸出(n)I/O(n)CLKOECLKO