1、1 2 VHDL VHDL語言是一種在語言是一種在EDAEDA設(shè)計中廣泛流行的設(shè)計中廣泛流行的硬件描述語言，主要用于描述數(shù)字系統(tǒng)的結(jié)硬件描述語言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。構(gòu)、行為、功能和接口。 除了含有許多具有硬件特征的語句外，除了含有許多具有硬件特征的語句外，VHDLVHDL語言的句法、語言形式和描述風(fēng)格十分語言的句法、語言形式和描述風(fēng)格十分類似于一般的計算機高級語言，是目前硬件類似于一般的計算機高級語言，是目前硬件描述語言中應(yīng)用最為廣泛的一種。描述語言中應(yīng)用最為廣泛的一種。 3 3.1.1 VHDLVHDL語言簡介語言簡介 VHDL VHDL語言全稱是語言全稱是“超高

2、速集成電路硬件描述語超高速集成電路硬件描述語言言”，它誕生于，它誕生于19821982年，由美國國防部于年，由美國國防部于2020世紀七、世紀七、八十年代組織研制開發(fā)，其目的首先是用這種語言八十年代組織研制開發(fā)，其目的首先是用這種語言描述復(fù)雜電路，其次是希望這種語言能夠成為一種描述復(fù)雜電路，其次是希望這種語言能夠成為一種標準語言。標準語言。 1987 1987年底，年底，VHDLVHDL語言被電氣和電子工程師協(xié)會語言被電氣和電子工程師協(xié)會IEEEIEEE和美國國防部確認為標準硬件描述語言，版本和美國國防部確認為標準硬件描述語言，版本為為IEEE-1076IEEE-1076（簡稱（簡稱8787版

3、）。此后在電子產(chǎn)業(yè)界被廣版）。此后在電子產(chǎn)業(yè)界被廣泛地接受，并逐步取代了原有的非標準硬件描述語泛地接受，并逐步取代了原有的非標準硬件描述語言（如言（如CUPLCUPL、ABELABEL等）。等）。 4 3.1.1 VHDLVHDL語言簡介語言簡介 19931993年，年，IEEEIEEE對對VHDLVHDL進行了修訂，增加了一些進行了修訂，增加了一些功能，并從更高的抽象層次和系統(tǒng)描述能力上擴展功能，并從更高的抽象層次和系統(tǒng)描述能力上擴展VHDLVHDL的內(nèi)容，公布了的內(nèi)容，公布了VHDLVHDL新的版本，編號為新的版本，編號為IEEE IEEE Std1076-1993Std1076-1993

4、（簡稱（簡稱9393版）。版）。 19951995年中國國家技術(shù)監(jiān)督局組織編寫并出版了年中國國家技術(shù)監(jiān)督局組織編寫并出版了CADCAD通用技術(shù)規(guī)范通用技術(shù)規(guī)范，推薦，推薦VHDLVHDL語言作為我國電子語言作為我國電子自動化硬件描述語言的國家標準。自動化硬件描述語言的國家標準。19961996年，年，IEEE1076.3IEEE1076.3成為成為VHDLVHDL綜合標準。綜合標準。 5 3.1.1 VHDLVHDL語言簡介語言簡介 目前，目前，VHDLVHDL已經(jīng)成為一個數(shù)字電路和硬件系統(tǒng)已經(jīng)成為一個數(shù)字電路和硬件系統(tǒng)描述、綜合、優(yōu)化和布線的描述、綜合、優(yōu)化和布線的IEEEIEEE工業(yè)標準，

5、已得到工業(yè)標準，已得到眾多眾多EDAEDA公司的支持，越來越多的硬件電路設(shè)計工具公司的支持，越來越多的硬件電路設(shè)計工具向向VHDLVHDL標準靠攏，支持標準靠攏，支持VHDLVHDL語言。在電子工程領(lǐng)域語言。在電子工程領(lǐng)域中，無論中，無論ASICASIC設(shè)計人員，還是系統(tǒng)設(shè)計人員，都需設(shè)計人員，還是系統(tǒng)設(shè)計人員，都需要學(xué)習(xí)要學(xué)習(xí)VHDLVHDL語言來提高自己的工作效率。有專家認語言來提高自己的工作效率。有專家認為，在未來的為，在未來的ITIT行業(yè)中，行業(yè)中，VHDLVHDL語言和語言和Verilog HDLVerilog HDL語語言將承擔(dān)幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù)。言將承擔(dān)幾乎全部的數(shù)字系統(tǒng)

6、設(shè)計任務(wù)。 6 3.1.2 VHDLVHDL語言特點語言特點 VHDL VHDL語言作為一種標準的硬件描述語言，具有語言作為一種標準的硬件描述語言，具有結(jié)構(gòu)嚴謹、描述能力強的特點，支持從系統(tǒng)級到邏結(jié)構(gòu)嚴謹、描述能力強的特點，支持從系統(tǒng)級到邏輯門級電路所有層次的設(shè)計，適合于復(fù)雜邏輯電路輯門級電路所有層次的設(shè)計，適合于復(fù)雜邏輯電路和系統(tǒng)的設(shè)計。和系統(tǒng)的設(shè)計。 作為高級硬件描述語言，作為高級硬件描述語言，VHDLVHDL有如下特點：有如下特點： 支持從系統(tǒng)級到邏輯門級電路的描述；支持從系統(tǒng)級到邏輯門級電路的描述； 具有很強的硬件描述能力；具有很強的硬件描述能力； 設(shè)計技術(shù)齊全、方法靈活、支持廣泛；設(shè)

7、計技術(shù)齊全、方法靈活、支持廣泛； 對設(shè)計描述具有相對的獨立性；對設(shè)計描述具有相對的獨立性； 具有很強的移植能力；具有很強的移植能力； 易于共享和復(fù)用；易于共享和復(fù)用； 具有豐富的仿真語句和庫函數(shù)；具有豐富的仿真語句和庫函數(shù)；7 3.1.2 VHDLVHDL語言特點語言特點 作為高級硬件描述語言，作為高級硬件描述語言，VHDLVHDL有如下特點：有如下特點： 設(shè)計結(jié)構(gòu)清晰、易讀易懂；設(shè)計結(jié)構(gòu)清晰、易讀易懂； 易實現(xiàn)系統(tǒng)的更新和升級；易實現(xiàn)系統(tǒng)的更新和升級； 數(shù)據(jù)類型豐富、安全性好。數(shù)據(jù)類型豐富、安全性好。8 9 10 11 用用VHDLVHDL語言設(shè)計的電路無論規(guī)模大小，都要使語言設(shè)計的電路無論

8、規(guī)模大小，都要使用一個完整的用一個完整的VHDLVHDL程序結(jié)構(gòu)，這個完整的程序結(jié)構(gòu)程序結(jié)構(gòu)，這個完整的程序結(jié)構(gòu)稱為設(shè)計實體或?qū)嶓w。稱為設(shè)計實體或?qū)嶓w。 設(shè)計實體是指能被設(shè)計實體是指能被VHDLVHDL語言綜合器所接受，并語言綜合器所接受，并能作為獨立的設(shè)計單元，以元件的形式存在的能作為獨立的設(shè)計單元，以元件的形式存在的VHDLVHDL語言程序。語言程序。 所謂的元件，既可以被高層次的系統(tǒng)調(diào)用，成所謂的元件，既可以被高層次的系統(tǒng)調(diào)用，成為系統(tǒng)的一部分，也可以作為一個電路的功能模塊，為系統(tǒng)的一部分，也可以作為一個電路的功能模塊，獨立存在和運行。獨立存在和運行。 12 3.2.1 VHDLVHDL

9、語言設(shè)計實體的組成語言設(shè)計實體的組成 VHDLVHDL語言的設(shè)計實體都由實體說明語言的設(shè)計實體都由實體說明(Entity)(Entity)和和結(jié)構(gòu)體結(jié)構(gòu)體(Architecture)(Architecture)兩個最基本的部分組成。兩個最基本的部分組成。 實體說明部分用來描述該模塊或系統(tǒng)的接口信實體說明部分用來描述該模塊或系統(tǒng)的接口信息，包括端口的數(shù)目、方向和類型，其作用相當于息，包括端口的數(shù)目、方向和類型，其作用相當于傳統(tǒng)設(shè)計方法中所使用的元件符號。傳統(tǒng)設(shè)計方法中所使用的元件符號。 結(jié)構(gòu)體部分則描述該模塊的內(nèi)部電路，對應(yīng)于結(jié)構(gòu)體部分則描述該模塊的內(nèi)部電路，對應(yīng)于原理圖、邏輯方程和模塊的輸入原

10、理圖、邏輯方程和模塊的輸入/ /輸出特性。輸出特性。 一個設(shè)計實體可以包含一個或多個結(jié)構(gòu)體，用一個設(shè)計實體可以包含一個或多個結(jié)構(gòu)體，用于描述其的邏輯結(jié)構(gòu)和邏輯功能。于描述其的邏輯結(jié)構(gòu)和邏輯功能。 13 1. VHDLVHDL設(shè)計實體的結(jié)構(gòu)設(shè)計實體的結(jié)構(gòu) 一個完整的一個完整的VHDLVHDL設(shè)計實體（設(shè)計文件），通常設(shè)計實體（設(shè)計文件），通常包括：包括： 實體說明（實體說明（EntityEntity） 結(jié)構(gòu)體（結(jié)構(gòu)體（ArchitectureArchitecture） 配置（配置（ConfigurationConfiguration） 庫（庫（LibraryLibrary）和程序包（）和程序包（

11、PackagePackage） 14 1. VHDLVHDL設(shè)計實體的結(jié)構(gòu)設(shè)計實體的結(jié)構(gòu) 庫、程序包庫、程序包配置配置 設(shè)計實體設(shè)計實體實體說明實體說明結(jié)構(gòu)體結(jié)構(gòu)體進程進程或其他并行結(jié)構(gòu)或其他并行結(jié)構(gòu) 基本結(jié)構(gòu)：基本結(jié)構(gòu)： 15 2. 設(shè)計實體舉例設(shè)計實體舉例 【例例3.2.1】試用試用VHDLVHDL語言設(shè)計一個四選一數(shù)據(jù)選擇器。語言設(shè)計一個四選一數(shù)據(jù)選擇器。 數(shù)據(jù)輸入：數(shù)據(jù)輸入： D3 D2 D1 D0 數(shù)據(jù)輸出：數(shù)據(jù)輸出： Y 選擇控制：選擇控制： S1 S0 16 VHDLVHDL程序如下：程序如下： LIBRARYLIBRARY IEEE IEEE； -IEEE-IEEE庫庫 USE

12、USE IEEE.STD_LOGIC_1164. IEEE.STD_LOGIC_1164.ALLALL； -程序包程序包 USEUSE IEEE.STD_LOGIC_ARITH. IEEE.STD_LOGIC_ARITH.ALLALL； USEUSE IEEE.STD_LOGIC_UNSIGNED. IEEE.STD_LOGIC_UNSIGNED.ALLALL； ENTITYENTITY mux41 mux41 ISIS - -定義實體名定義實體名 PORTPORT ( ( S1, S0: S1, S0: ININ STD_LOGIC STD_LOGIC； -定義輸入信號定義輸入信號 D3,

13、D2, D1, D0: D3, D2, D1, D0: ININ STD_LOGIC STD_LOGIC； Y: Y: OUTOUT STD_LOGIC - STD_LOGIC -定義輸出信號定義輸出信號 ) )； ENDEND mux41 mux41； ARCHITECTUREARCHITECTURE behaveior behaveior OFOF mux41 mux41 ISIS - -定義結(jié)構(gòu)體名定義結(jié)構(gòu)體名 BEGINBEGIN - -邏輯功能描述邏輯功能描述 Y=D0 Y=D0 WHENWHEN S1=0 S1=0 ANDAND S0=0 S0=0 ELSEELSE D1 D1 W

14、HENWHEN S1=0 S1=0 ANDAND S0=1 S0=1 ELSEELSE D2 D2 WHENWHEN S1=1 S1=1 ANDAND S0=0 S0=0 ELSEELSE D3 D3； ENDEND behaveior behaveior； 庫庫 程序包程序包 實體說明實體說明 結(jié)構(gòu)結(jié)構(gòu)體體 17 2. 設(shè)計實體舉例設(shè)計實體舉例 庫：庫：是是用來存放已設(shè)計好的程序包、數(shù)據(jù)集合體、用來存放已設(shè)計好的程序包、數(shù)據(jù)集合體、元件的倉庫，元件的倉庫，供用戶進行供用戶進行VHDLVHDL設(shè)計時調(diào)用。設(shè)計時調(diào)用。 程序包：程序包：用用VHDLVHDL語言編寫的共享文件，定義了將要語言編寫的

15、共享文件，定義了將要使用的常數(shù)、數(shù)據(jù)類型、子程序和設(shè)計好使用的常數(shù)、數(shù)據(jù)類型、子程序和設(shè)計好的電路單元等。的電路單元等。 實體說明：實體說明：定義電路單元的輸入、輸出引腳信號。定義電路單元的輸入、輸出引腳信號。以標識符以標識符ENTITYENTITY開始，以開始，以ENDEND結(jié)束。結(jié)束。 結(jié)構(gòu)體：結(jié)構(gòu)體：用來描述電路內(nèi)部結(jié)構(gòu)和邏輯功能。并以用來描述電路內(nèi)部結(jié)構(gòu)和邏輯功能。并以標識符標識符ARCHITECTUREARCHITECTURE開頭，以開頭，以ENDEND結(jié)尾。結(jié)尾。 18 3.2.2 VHDLVHDL語言的實體說明語言的實體說明 實體說明是實體說明是VHDLVHDL程序設(shè)計中最基本的

16、組成部分，程序設(shè)計中最基本的組成部分，主要用來描述設(shè)計實體的外部接口信號，定義設(shè)計主要用來描述設(shè)計實體的外部接口信號，定義設(shè)計單元的輸入、輸出端口，是設(shè)計實體對外的一個通單元的輸入、輸出端口，是設(shè)計實體對外的一個通信界面，但它不描述設(shè)計的具體功能。信界面，但它不描述設(shè)計的具體功能。 實體說明語句的格式如下：實體說明語句的格式如下： ENTITY ENTITY 實體名實體名 ISIS GENERICGENERIC（類屬表類屬表）；）； PORTPORT（端口表端口表）；）； ENDEND ENTITYENTITY 實體名實體名； 規(guī)則：規(guī)則： 實體聲明語句必須以實體聲明語句必須以“ENTITYE

17、NTITY 實體名實體名 IS”IS”開始，以開始，以“END ENTITYEND ENTITY 實體名；實體名；”結(jié)束；結(jié)束； 實體名是設(shè)計者給設(shè)計實體的命名；實體名是設(shè)計者給設(shè)計實體的命名； 方括號內(nèi)的語言描述可任選。方括號內(nèi)的語言描述可任選。19 1.1.實體說明語句實體說明語句ENTITYENTITY 該語句是實體說明的引導(dǎo)語句，用來指明實體該語句是實體說明的引導(dǎo)語句，用來指明實體說明部分的開始，并定義實體名。說明部分的開始，并定義實體名。 關(guān)鍵字：關(guān)鍵字： 格格 式：式： 實體名實體名 在設(shè)計編程時，實體名必須與設(shè)計文件名相同，在設(shè)計編程時，實體名必須與設(shè)計文件名相同，否則無法編譯。

18、否則無法編譯。 20 2.2. 類屬說明語句類屬說明語句GENERICGENERIC 該語句用來確定設(shè)計實體中定義的局部常數(shù)，將外部環(huán)該語句用來確定設(shè)計實體中定義的局部常數(shù)，將外部環(huán)境的信息參數(shù)傳遞到設(shè)計實體，并用類屬表的形式指明器件境的信息參數(shù)傳遞到設(shè)計實體，并用類屬表的形式指明器件的一些特征。的一些特征。 關(guān)鍵字：關(guān)鍵字： 格格 式：式： 常數(shù)名：常數(shù)名：是由設(shè)計者定義的類屬常數(shù)名；是由設(shè)計者定義的類屬常數(shù)名； 數(shù)據(jù)類型：數(shù)據(jù)類型：常取常取INTEGERINTEGER或或TIMETIME的類型；的類型； 設(shè)定值：設(shè)定值：為常數(shù)名所代表的數(shù)值。為常數(shù)名所代表的數(shù)值。21 2.2. 類屬說明語

19、句類屬說明語句GENERICGENERIC 例如：例如： 類屬表對數(shù)據(jù)總線的類型和寬度做了定義，類屬參數(shù)類屬表對數(shù)據(jù)總線的類型和寬度做了定義，類屬參數(shù)datawithdatawith的數(shù)據(jù)類型為整數(shù)，數(shù)據(jù)寬度為的數(shù)據(jù)類型為整數(shù)，數(shù)據(jù)寬度為8 8位。位。 ENTITY ENTITY body body ISIS GENERICGENERIC（datawidth: INTEGER :=8datawidth: INTEGER :=8）；）； 類屬說明必須位于端口說明之前，用于指定設(shè)計實體和類屬說明必須位于端口說明之前，用于指定設(shè)計實體和外部環(huán)境通信的參數(shù)，并以關(guān)鍵字外部環(huán)境通信的參數(shù)，并以關(guān)鍵字GE

20、NERICGENERIC引導(dǎo)一個類屬參引導(dǎo)一個類屬參數(shù)表，在表中提供時間參數(shù)、總線寬度等信息。數(shù)表，在表中提供時間參數(shù)、總線寬度等信息。 22 3.3. 端口說明語句端口說明語句PORTPORT 該語句是設(shè)計實體與外界接口的描述，用來指明實體的該語句是設(shè)計實體與外界接口的描述，用來指明實體的輸入、輸出信號及其模式，包括端口的名稱、數(shù)據(jù)的類型和輸入、輸出信號及其模式，包括端口的名稱、數(shù)據(jù)的類型和數(shù)據(jù)的傳遞方向（端口模式）。數(shù)據(jù)的傳遞方向（端口模式）。 關(guān)鍵字：關(guān)鍵字： 格格 式：式： 端口名：是賦予每個外部引腳的名稱，通常用一個或幾個端口名：是賦予每個外部引腳的名稱，通常用一個或幾個英文字母，或

21、者用英文字母加數(shù)字命名。英文字母，或者用英文字母加數(shù)字命名。 端口模式：即端口方向，用來定義外部引腳的信號方向端口模式：即端口方向，用來定義外部引腳的信號方向,共共有五種模式。有五種模式。 數(shù)據(jù)類型：用來指定每個端口信號的取值類型數(shù)據(jù)類型：用來指定每個端口信號的取值類型,共有共有10種。種。 23 3.3. 端口說明語句端口說明語句PORTPORT 端口模式說明：端口模式說明： 24 3.3. 端口說明語句端口說明語句PORTPORT 端口模式端口模式的符號的符號 ： IN端口端口模式模式 ： OUT端口模式：端口模式：INOUT端口模式：端口模式：BUFFER端口模式：端口模式：25 3.3

22、. 端口說明語句端口說明語句PORTPORT 【例例3.2.23.2.2】 編寫編寫2 2輸入與非門的實體說明。輸入與非門的實體說明。 設(shè)與非門的輸入為設(shè)與非門的輸入為A A和和B B，輸出為，輸出為Y Y。 ENTITY ENTITY nand2 ISIS GENERICGENERIC ( risew: TIME :=1ns； fallw: TIME :=1ns )； PORTPORT ( A: ININ STD_LOGIC； B: ININ STD_LOGIC； Y: OUTOUT STD_LOGIC )； ENDEND nand2；-定義定義risewrisew為上升沿為上升沿-定義定義

23、fallwfallw為下降沿為下降沿-定義定義A A、B B和和Y Y為邏輯位為邏輯位2673頁 VHDL源程序如下。library IEEE; -庫use IEEE.std_logic_1164.all;entity ch0 isport( d0:in std_logic; d1:in std_logic; -實體 sel:in std_logic; q:out std_logic);end ch0; 27architecture connect of ch0 is begin process(d0,dl,sel)variable templ,temp2,temp3:std_logic; -

24、結(jié)構(gòu)體begintemp1:=d0 and sel;temp2:=d1 and (not sel);temp3:=temp1 or temp2;q=temp3;end process;end connect; 28 3. 3 VHDLVHDL語言的結(jié)構(gòu)體語言的結(jié)構(gòu)體 結(jié)構(gòu)體是設(shè)計實體的核心，它具體指明了設(shè)計結(jié)構(gòu)體是設(shè)計實體的核心，它具體指明了設(shè)計實體的行為、元件及內(nèi)部連接關(guān)系。實體的行為、元件及內(nèi)部連接關(guān)系。 結(jié)構(gòu)體所承擔(dān)的任務(wù)結(jié)構(gòu)體所承擔(dān)的任務(wù) ： 定義結(jié)構(gòu)體內(nèi)部所使用的各項元素；定義結(jié)構(gòu)體內(nèi)部所使用的各項元素； 通過通過VHDLVHDL提供的語句來描述設(shè)計實體所要提供的語句來描述設(shè)計實體所

25、要求的具體行為和功能；求的具體行為和功能； 描述各元件之間的連接。描述各元件之間的連接。29 3.3 VHDLVHDL語言的結(jié)構(gòu)體語言的結(jié)構(gòu)體 結(jié)構(gòu)體內(nèi)部構(gòu)造的描述層次和描述內(nèi)容：結(jié)構(gòu)體內(nèi)部構(gòu)造的描述層次和描述內(nèi)容： 30 3.3 VHDLVHDL語言的結(jié)構(gòu)體語言的結(jié)構(gòu)體 結(jié)構(gòu)體由兩個基本部分組成：結(jié)構(gòu)體由兩個基本部分組成： 結(jié)構(gòu)體說明，用來對數(shù)據(jù)類型、常數(shù)、信號、結(jié)構(gòu)體說明，用來對數(shù)據(jù)類型、常數(shù)、信號、子程序和元件等進行說明。子程序和元件等進行說明。 結(jié)構(gòu)體功能描述，用來描述設(shè)計實體的邏輯結(jié)構(gòu)體功能描述，用來描述設(shè)計實體的邏輯行為，可以用不同的描述風(fēng)格來表達設(shè)計實體的邏行為，可以用不同的描述

26、風(fēng)格來表達設(shè)計實體的邏輯功能。輯功能。 31 結(jié)構(gòu)體的格式：結(jié)構(gòu)體的格式： 1. 結(jié)構(gòu)體的基本格式結(jié)構(gòu)體的基本格式 ARCHITECTURE 結(jié)構(gòu)體名結(jié)構(gòu)體名 OF 實體名實體名 IS 結(jié)構(gòu)體說明語句；結(jié)構(gòu)體說明語句； BEGIN 功能描述語句；功能描述語句； END ARCHITECTURE 結(jié)構(gòu)體名結(jié)構(gòu)體名 ； 32 結(jié)構(gòu)體引導(dǎo)語句用來引導(dǎo)結(jié)構(gòu)體的開始，并定結(jié)構(gòu)體引導(dǎo)語句用來引導(dǎo)結(jié)構(gòu)體的開始，并定義結(jié)構(gòu)體的名稱。義結(jié)構(gòu)體的名稱。 2. 結(jié)構(gòu)體引導(dǎo)語句結(jié)構(gòu)體引導(dǎo)語句 關(guān)鍵字：關(guān)鍵字： ARCHITECTURE 格格 式：式： ARCHITECTURE 結(jié)構(gòu)體名結(jié)構(gòu)體名 OF 實體名實體名 I

27、SIS 結(jié)構(gòu)體名是給予結(jié)構(gòu)體的名稱，是該結(jié)構(gòu)體唯結(jié)構(gòu)體名是給予結(jié)構(gòu)體的名稱，是該結(jié)構(gòu)體唯一的名字，用來一的名字，用來表明該結(jié)構(gòu)體所隸屬于哪個實體。表明該結(jié)構(gòu)體所隸屬于哪個實體。 33 用于定義結(jié)構(gòu)體中所用的數(shù)據(jù)對象和子程序，用于定義結(jié)構(gòu)體中所用的數(shù)據(jù)對象和子程序，并對所引用的元件加以說明，如：并對所引用的元件加以說明，如： 3. 結(jié)構(gòu)體說明語句結(jié)構(gòu)體說明語句 信號（信號（SIGNALSIGNAL） 類型（類型（TYPETYPE） 常數(shù)（常數(shù)（CONSTANTCONSTANT） 元件（元件（COMPONENTCOMPONENT） 函數(shù)（函數(shù)（FUNCTIONFUNCTION） 過程（過程（PRO

28、CEDUREPROCEDURE） 34 4. 功能描述語句功能描述語句 用于描述實體的邏輯功能。用于描述實體的邏輯功能。 功能描述語句結(jié)構(gòu)可以含有五種不同類型。功能描述語句結(jié)構(gòu)可以含有五種不同類型。 35 4. 功能描述語句功能描述語句 塊語句（塊語句（BLOCKBLOCK） 塊語句結(jié)構(gòu)是由若干個并行執(zhí)行語句構(gòu)成的組合體，其塊語句結(jié)構(gòu)是由若干個并行執(zhí)行語句構(gòu)成的組合體，其功能是將結(jié)構(gòu)體中的并行語句包裝在一起，組成一個或多個功能是將結(jié)構(gòu)體中的并行語句包裝在一起，組成一個或多個模塊（即子模塊）。模塊（即子模塊）。 進程語句（進程語句（PROCESSPROCESS） 定義順序語句模塊，其內(nèi)部為順序語

29、句，將從外部獲得定義順序語句模塊，其內(nèi)部為順序語句，將從外部獲得的信號值，或內(nèi)部的運算數(shù)據(jù)向其他信號進行賦值。的信號值，或內(nèi)部的運算數(shù)據(jù)向其他信號進行賦值。 信號賦值語句（信號賦值語句（SIGNALSIGNAL） 用來將設(shè)計實體內(nèi)的處理結(jié)果向所定義的信號或界面端用來將設(shè)計實體內(nèi)的處理結(jié)果向所定義的信號或界面端口進行賦值?？谶M行賦值。 36 4. 功能描述語句功能描述語句 子程序調(diào)用語句子程序調(diào)用語句 由過程（由過程（PROCEDUREPROCEDURE）和函數(shù)（）和函數(shù)（FUNCTIONFUNCTION）組成，其內(nèi)部）組成，其內(nèi)部是順序語句。用來調(diào)用過程和函數(shù)，并將結(jié)果賦值給信號。是順序語句。

30、用來調(diào)用過程和函數(shù)，并將結(jié)果賦值給信號。 元件例化語句（元件例化語句（COMPONENTCOMPONENT） 元件例化語句用來調(diào)用另一個設(shè)計實體所描述的電路。元件例化語句用來調(diào)用另一個設(shè)計實體所描述的電路。調(diào)用時，元件例化語句對其他的設(shè)計實體做元件調(diào)用說明，調(diào)用時，元件例化語句對其他的設(shè)計實體做元件調(diào)用說明，并將元件的端口與其他元件、信號或高層設(shè)計實體的界面端并將元件的端口與其他元件、信號或高層設(shè)計實體的界面端口進行連接?？谶M行連接。 37 【例例3.2.3】編寫一個四位二進制加法計數(shù)器的結(jié)構(gòu)體。編寫一個四位二進制加法計數(shù)器的結(jié)構(gòu)體。 計數(shù)器共有三個輸入和五個輸出。計數(shù)器共有三個輸入和五個輸出

31、。 輸入：時鐘輸入端輸入：時鐘輸入端CLKCLK、使能控制端、使能控制端ENEN和異步清零端和異步清零端RdRd。 輸出：四位狀態(tài)輸出輸出：四位狀態(tài)輸出Q3Q3Q0Q0和進位輸出和進位輸出COCO。 設(shè)計程序的結(jié)構(gòu)體如下：設(shè)計程序的結(jié)構(gòu)體如下： ARCHITECTURE ARCHITECTURE behavior behavior OFOF counter16 counter16 ISIS BEGINBEGIN CO CO= =1 1 WHENWHEN (Q= (Q=“11111111”ANDAND EN=EN=1 1ANDAND Rd=Rd=1 1) ) ELSEELSE 0 0； - -

32、條件賦值語句條件賦值語句 PROCESSPROCESS (CLK (CLK，Rd) Rd) - - 進程語句進程語句 BEGINBEGIN IFIF (Rd= (Rd=0 0) ) THENTHEN Q Q= =“0000”； - IF- IF語句語句 ELSIFELSIF (CLK (CLK EVENTEVENT ANDAND CLK= CLK=1 1) ) THENTHEN - CLK- CLK上升沿計數(shù)上升沿計數(shù) IFIF (EN= (EN=1 1) ) THENTHEN Q Q=Q+1=Q+1； END IFEND IF； END IFEND IF； END PROCESSEND PR

33、OCESS； ENDEND behavior behavior；38 VHDLVHDL語言的結(jié)構(gòu)體可以用不同的語句類型和描語言的結(jié)構(gòu)體可以用不同的語句類型和描述方式來表達電路所期望的邏輯行為，而對于相同的述方式來表達電路所期望的邏輯行為，而對于相同的邏輯行為，可以有不同的語句表達方式。邏輯行為，可以有不同的語句表達方式。 在在VHDLVHDL語言中，這些描述方式或建模方式稱為語言中，這些描述方式或建模方式稱為VHDLVHDL語言的描述風(fēng)格。語言的描述風(fēng)格。 常用的描述方式主要有：常用的描述方式主要有： 行為描述行為描述 數(shù)據(jù)流描述數(shù)據(jù)流描述 結(jié)構(gòu)描述結(jié)構(gòu)描述 混合描述混合描述 39 行為描述依

34、據(jù)設(shè)計實體的功能或算法對結(jié)構(gòu)體行為描述依據(jù)設(shè)計實體的功能或算法對結(jié)構(gòu)體進行描述，不需要給出實現(xiàn)這些行為的硬件結(jié)構(gòu)，進行描述，不需要給出實現(xiàn)這些行為的硬件結(jié)構(gòu)，只強調(diào)電路的行為和功能。只強調(diào)電路的行為和功能。 在結(jié)構(gòu)體中，行為描述主要用函數(shù)、過程和進在結(jié)構(gòu)體中，行為描述主要用函數(shù)、過程和進程語句，以功能或算法的形式來描述數(shù)據(jù)的轉(zhuǎn)換和程語句，以功能或算法的形式來描述數(shù)據(jù)的轉(zhuǎn)換和傳送。傳送。 1 結(jié)構(gòu)體的行為描述結(jié)構(gòu)體的行為描述 40【例例3.3.1】試用行為描述完成二選一數(shù)據(jù)選擇器的設(shè)計。試用行為描述完成二選一數(shù)據(jù)選擇器的設(shè)計。 設(shè)數(shù)據(jù)輸入為設(shè)數(shù)據(jù)輸入為d0d0和和d1d1、選擇輸入為、選擇輸入為

35、s s，輸出為，輸出為y y。 程序清單：程序清單： ENTITYENTITY mux21 mux21 ISIS PORTPORT ( d1, d0: ( d1, d0: ININ STD_LOGIC STD_LOGIC； s: s: ININ STD_LOGIC STD_LOGIC； y: y: OUTOUT STD_LOGIC ) STD_LOGIC )； ENDEND mux21 mux21； ARCHITECTUREARCHITECTURE behavior behavior OFOF mux21 mux21 ISIS BEGINBEGIN y y = d1 = d1 WHENWHEN

36、 s =1 s =1 ELSEELSE d0 d0； ENDEND behavior behavior；41 行為描述類似于高級編程語言，主要是對設(shè)計行為描述類似于高級編程語言，主要是對設(shè)計實體的功能或數(shù)學(xué)模型進行描述，其抽象程度遠高實體的功能或數(shù)學(xué)模型進行描述，其抽象程度遠高于數(shù)據(jù)流描述和結(jié)構(gòu)描述，其特點如下：于數(shù)據(jù)流描述和結(jié)構(gòu)描述，其特點如下： 行為描述具有很高的抽象程度，遠高于數(shù)據(jù)行為描述具有很高的抽象程度，遠高于數(shù)據(jù)流描述和結(jié)構(gòu)描述；流描述和結(jié)構(gòu)描述； 行為描述只需描述清楚輸入與輸出的行為，行為描述只需描述清楚輸入與輸出的行為，而與它們的結(jié)構(gòu)無關(guān)；而與它們的結(jié)構(gòu)無關(guān)； 描述程序大多采用

37、算術(shù)運算、關(guān)系運算、慣描述程序大多采用算術(shù)運算、關(guān)系運算、慣性延時、傳輸延時等語句；性延時、傳輸延時等語句； 結(jié)構(gòu)體中的過程語句屬于典型的行為描述。結(jié)構(gòu)體中的過程語句屬于典型的行為描述。42 即邏輯描述，它利用即邏輯描述，它利用VHDLVHDL語言中的賦值符和邏語言中的賦值符和邏輯運算符進行描述，既包含邏輯單元的結(jié)構(gòu)信息，輯運算符進行描述，既包含邏輯單元的結(jié)構(gòu)信息，又隱含地表示某種行為。又隱含地表示某種行為。 2 結(jié)構(gòu)體的數(shù)據(jù)流描述結(jié)構(gòu)體的數(shù)據(jù)流描述 例如：例如： y y = a = a NORNOR b b； z z = = NOTNOT( a ( a XORXOR b ) b )；/ y/

38、 y等于等于a a與與b b的或非運算的或非運算/ z/ z等于等于a a與與b b的同或運算的同或運算 這種方式主要采用非結(jié)構(gòu)化的并行語句描述。這種方式主要采用非結(jié)構(gòu)化的并行語句描述。43【例例3.3.2】將例將例3.3.1中的數(shù)據(jù)選擇器采用數(shù)據(jù)流描述。中的數(shù)據(jù)選擇器采用數(shù)據(jù)流描述。 邏輯表達式：邏輯表達式： y y = = d0d0s s + + d1d1s s 程序清單：程序清單： ENTITYENTITY mux21 mux21 ISIS PORTPORT (d1, d0: (d1, d0: ININ STD_LOGIC STD_LOGIC； s: s: ININ STD_LOGIC

39、STD_LOGIC； y: y: OUTOUT STD_LOGIC ) STD_LOGIC )； ENDEND mux21 mux21； ARCHITECTUREARCHITECTURE dataflow dataflow OFOF mux21 IS mux21 IS SIGNALSIGNAL tmp1, tmp2, tmp3: STD_LOGIC tmp1, tmp2, tmp3: STD_LOGIC； BEGINBEGIN tmp1 tmp1 = d1 = d1 ANDAND s s； tmp2 tmp2 = d0 = d0 ANDAND ( NOT s ) ( NOT s )； tmp3

40、 tmp3 = tmp1 = tmp1 OROR tmp2 tmp2； y y = tmp3= tmp3； ENDEND dataflow dataflow；44 結(jié)構(gòu)描述是從設(shè)計實體的內(nèi)部結(jié)構(gòu)對結(jié)構(gòu)體進結(jié)構(gòu)描述是從設(shè)計實體的內(nèi)部結(jié)構(gòu)對結(jié)構(gòu)體進行描述的，并給出該實體所包含的模塊或元件的相行描述的，并給出該實體所包含的模塊或元件的相互連接關(guān)系。互連接關(guān)系。 這種方式主要采用元件例化（這種方式主要采用元件例化（COMPONENTCOMPONENT）的）的形式對設(shè)計實體進行描述?？梢杂貌煌愋偷慕Y(jié)構(gòu)形式對設(shè)計實體進行描述?？梢杂貌煌愋偷慕Y(jié)構(gòu)來實現(xiàn)多層次的工程設(shè)計，從簡單的門電路到復(fù)雜來實現(xiàn)多層次的

41、工程設(shè)計，從簡單的門電路到復(fù)雜的元件來描述整個系統(tǒng)，元件之間的連接通過定義的元件來描述整個系統(tǒng)，元件之間的連接通過定義的端口界面來實現(xiàn)。的端口界面來實現(xiàn)。 3 結(jié)構(gòu)體的結(jié)構(gòu)描述結(jié)構(gòu)體的結(jié)構(gòu)描述 45 結(jié)構(gòu)描述建模的步驟如下：結(jié)構(gòu)描述建模的步驟如下： 3 結(jié)構(gòu)體的結(jié)構(gòu)描述結(jié)構(gòu)體的結(jié)構(gòu)描述 元件說明：描述局部接口。元件說明：描述局部接口。 元件例化：相對于其他元件放置元件。元件例化：相對于其他元件放置元件。 元件配置：指定元件所有的設(shè)計實體。元件配置：指定元件所有的設(shè)計實體。 結(jié)構(gòu)描述用于層次化設(shè)計，高層次的設(shè)計模塊結(jié)構(gòu)描述用于層次化設(shè)計，高層次的設(shè)計模塊調(diào)用低層次的設(shè)計模塊，或直接用門電路來構(gòu)成

42、一調(diào)用低層次的設(shè)計模塊，或直接用門電路來構(gòu)成一個復(fù)雜的邏輯電路。個復(fù)雜的邏輯電路。 46【例例3.3.3】將例將例3.3.1中的數(shù)據(jù)選擇器采用結(jié)構(gòu)描述。中的數(shù)據(jù)選擇器采用結(jié)構(gòu)描述。 程序清單：程序清單： ENTITYENTITY mux21 ISIS PORTPORT (d1,d0: ININ STD_LOGIC； s: ININ STD_LOGIC； y: OUTOUT STD_LOGIC )； ENDEND mux21； ARCHITECTUREARCHITECTURE structure OFOF mux21 ISIS COMPONENTCOMPONENT and2 -2輸入與門器件調(diào)用

43、聲明并定義其端口 PORTPORT (a, b: ININ STD_LOGIC； c: OUTOUT STD_LOGIC )； ENDEND COMPONENTCOMPONENT； COMPONENTCOMPONENT or2 -2輸入或門器件調(diào)用聲明并定義其端口 PORTPORT (a, b: ININ STD_LOGIC； c: OUTOUT STD_LOGIC )； ENDEND COMPONENTCOMPONENT；&11 d1 d0 s y aa ab ns U1 U3 U2 U447【例例3.3.3】將例將例3.3.1中的數(shù)據(jù)選擇器采用結(jié)構(gòu)描述。中的數(shù)據(jù)選擇器采用結(jié)構(gòu)描述。 程序清

44、單：程序清單：&11 d1 d0 s y aa ab ns U1 U3 U2 U4COMPONENTCOMPONENT not1 -1輸入非門器件調(diào)用聲明并定義其端口 PORTPORT (a: ININ STD_LOGIC； c: OUTOUT STD_LOGIC )； ENDEND COMPONENTCOMPONENT； SIGNALSIGNAL aa, ab, ns: STD_LOGIC； BEGINBEGIN U1: not1 PORT MAPPORT MAP ( s, ns )；-元件連接說明 U2: and2 PORT MAPPORT MAP ( d1, s, aa )； U3: a

45、nd2 PORT MAPPORT MAP ( ns, d0, ab )； U4: or2 PORT MAPPORT MAP ( aa, ab, y )； ENDEND structure；48 混合描述就是在結(jié)構(gòu)體中同時使用多種混合描述就是在結(jié)構(gòu)體中同時使用多種不同的描述方式，它可以使描述簡單靈活。不同的描述方式，它可以使描述簡單靈活。 例如，在同一結(jié)構(gòu)體中，分別使用元件例如，在同一結(jié)構(gòu)體中，分別使用元件例化語句和并行語句，就可以構(gòu)成由兩種描例化語句和并行語句，就可以構(gòu)成由兩種描述方式的混合描述。述方式的混合描述。 4 結(jié)構(gòu)體的混合描述結(jié)構(gòu)體的混合描述 49【例例3.3.4】用混合描述完成半加

46、器的設(shè)計。用混合描述完成半加器的設(shè)計。 表達式：表達式：sn = an bn cn = anbn 數(shù)據(jù)流描述數(shù)據(jù)流描述 結(jié)構(gòu)描述結(jié)構(gòu)描述 程序清單：程序清單： ENTITYENTITY half_adder ISIS PORTPORT (an,bn: ININ STD_LOGIC； sn,cn: OUTOUT STD_LOGIC)； ENDEND half_adder； ARCHITECTURARCHITECTURE mix_ha OFOF half_adder ISIS COMPONENTCOMPONENT and2 PORTPORT (a,b: ININ STD_LOGIC； c: OUT

47、OUT STD_LOGIC)； END COMPONENTEND COMPONENT； BEGINBEGIN sn = an XORXOR bn； U1: and2 PORT MAPPORT MAP (an,bn,cn)； ENDEND mix_ha；50 塊（塊（BLOCKBLOCK）語句可以將一些實現(xiàn)某一特定功）語句可以將一些實現(xiàn)某一特定功能的并行語句組合在一起，其主要目的是利用多個能的并行語句組合在一起，其主要目的是利用多個塊語句結(jié)構(gòu)將一個復(fù)雜的結(jié)構(gòu)體劃分成幾個不同功塊語句結(jié)構(gòu)將一個復(fù)雜的結(jié)構(gòu)體劃分成幾個不同功能的模塊，使復(fù)雜的結(jié)構(gòu)體結(jié)構(gòu)分明、功能明確，能的模塊，使復(fù)雜的結(jié)構(gòu)體結(jié)構(gòu)分明、

48、功能明確，使程序的編排更加清晰、更有層次，改善并行語句使程序的編排更加清晰、更有層次，改善并行語句的結(jié)構(gòu)和可讀性，便于程序的編寫、調(diào)試和查錯。的結(jié)構(gòu)和可讀性，便于程序的編寫、調(diào)試和查錯。 3.4.13.4.1. 塊語句塊語句 51 （1 1）塊語句的格式塊語句的格式 塊語句是將結(jié)構(gòu)體中并行語句進行組合的一種方法。塊語句是將結(jié)構(gòu)體中并行語句進行組合的一種方法。 塊標號：塊標號： BLOCK 說明語句說明語句 BEGIN 并行語句并行語句 END BLOCK 塊標號；塊標號； 格式：格式： 說明語句：說明語句：主要包括接口說明和類屬說明等，用來定義塊主要包括接口說明和類屬說明等，用來定義塊內(nèi)局部信

49、號、數(shù)據(jù)類型、元件和子程序。內(nèi)局部信號、數(shù)據(jù)類型、元件和子程序。 并行語句：并行語句：可以使用所有的并行語句?？梢允褂盟械牟⑿姓Z句。 52 （2 2）塊語句的應(yīng)用塊語句的應(yīng)用 利用塊語句可以將結(jié)構(gòu)體中的并行語句劃分成利用塊語句可以將結(jié)構(gòu)體中的并行語句劃分成多個并行方式的子塊，每一個子塊都是一個獨立的多個并行方式的子塊，每一個子塊都是一個獨立的設(shè)計實體，具有自己的類屬參數(shù)和界面端口，以及設(shè)計實體，具有自己的類屬參數(shù)和界面端口，以及與外部環(huán)境的銜接描述。與外部環(huán)境的銜接描述。 塊語句還可以實現(xiàn)嵌套，內(nèi)層的塊語句可以使塊語句還可以實現(xiàn)嵌套，內(nèi)層的塊語句可以使用外層塊語句所定義的信號，但外層塊語句不

50、能使用外層塊語句所定義的信號，但外層塊語句不能使用內(nèi)層塊語句定義的信號。用內(nèi)層塊語句定義的信號。 53 【例例3.4.1 3.4.1 】試用塊語句設(shè)計一個運算電路，包括一個八位試用塊語句設(shè)計一個運算電路，包括一個八位加法器和一個八位減法器。加法器和一個八位減法器。 LIBRARYLIBRARY IEEE IEEE； USEUSE IEEE.STD IEEE.STD LOGICLOGIC 1164.1164.ALLALL； USEUSE IEEE.STD_LOGIC_UNSIGNED. IEEE.STD_LOGIC_UNSIGNED.ALLALL； ENTITY ENTITY add_sub a

51、dd_sub ISIS PORTPORT（A, B: A, B: ININ STD STD LOGIC_VECTORLOGIC_VECTOR（7 7 DOWNTODOWNTO 0 0）；）； SUM, SUB:SUM, SUB: OUTOUT STD STD LOGIC_VECTORLOGIC_VECTOR（7 7 DOWNTODOWNTO 0 0）；）； CO, BO: CO, BO: OUTOUT STD STD LOGICLOGIC）；）； ENDEND add_sub add_sub；54 【例例3.4.13.4.1】試用塊語句設(shè)計一個運算電路，包括一個八位試用塊語句設(shè)計一個運算電路，

52、包括一個八位加法器和一個八位減法器。加法器和一個八位減法器。 ARCHITECTUREARCHITECTURE example12 example12 OFOF add_sub add_sub IS IS SIGNALSIGNAL AA,BB,SM,SB: STD_LOGIC_VECTOR(1 AA,BB,SM,SB: STD_LOGIC_VECTOR(1 DOWNTODOWNTO 0) 0)； BEGINBEGIN AA AA = 0&A&A； BB BB = 0&B&B； WITHWITH s s SELECTSELECT ADDER: ADDER: BLOCKBLOCK BEGINBEG

53、IN SM SM = AAAA + + BBBB； SUM SUM = SM(SM( 7 7 DOWNTODOWNTO 0 0 ) )； CO CO = SM(SM( 8 8 ) )； END BLOCKEND BLOCK ADDER ADDER； - ADDER - ADDER塊行為描述語句塊行為描述語句 - - 運算結(jié)果送入運算結(jié)果送入SUMSUM - - 進位送入進位送入COCO55 【例例3.4.13.4.1】試用塊語句設(shè)計一個運算電路，包括一個八位試用塊語句設(shè)計一個運算電路，包括一個八位加法器和一個八位減法器。加法器和一個八位減法器。 SUBTRACTER SUBTRACTER： B

54、LOCKBLOCK BEGINBEGIN SB SB = AAAA - - BBBB； SUB SUB = SB(SB( 7 7 DOWNTODOWNTO 0 0 ) )； BO BO = SB(SB( 8 8 ) )； END BLOCKEND BLOCK SUBTRACTER SUBTRACTER； END END example12 example12； - SUBTRACTER - SUBTRACTER塊行為描述語句塊行為描述語句 - - 運算結(jié)果送入運算結(jié)果送入SUBSUB - - 進位送入進位送入BOBO56library ieee;Use ieee.std_logic_1164.

55、all;entity ch4 is port(do,d1:in std_logic_vector(3 downto 0);s:in std_logic;y:out std_logic_vector(3 downto 0);end ch4;architecture dat of ch4 is signal temp1,temp2,temp3:std_logic_vector(3 downto 0);begin 57ladel:blockbegintemp1(3)=d0(3) and s;temp1(2)=d0(2) and s;temp1(1)=d0(1) and s;temp1(0)=d0(0

56、) and s;temp2(3)=d1(3) and (not s);temp2(2)=d1(2) and (not s);temp2(1)=d1(1) and (not s);temp2(0)=d1(0) and (not s);temp3=temp1 or temp2;y=temp3;end block label;end dat; 58 衛(wèi)式塊語句衛(wèi)式塊語句 79頁頁library ieee;use ieee.std_logic_1164.all;entity ch4_ isport(d:in std_logic; clk:in std_logic; q,qb:out std_logic

57、);end ch4_1;architecture dat of ch4_1 isbeginlabel:block (clk =1)beginq=guarded d after 3 ns;qbqqqqnull;end case;end process;end beh; 65 81頁頁library ieee;use ieee.std_logic_1164.all;entity ch6 isport(d,clk:in std_logic; q1,q2:out std_logic);end ch6;architecture beh of ch6 isbegin process begin Wait

58、Until clk=1; Q1=d; end process; process begin Wait Until clk=0; Q2=not d; end process;end beh; 6682頁頁library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity ch7 isport(clk:in Std_logic; irq:out Std_logic);end ch7;architecture beh of ch7 issignal c

59、ou:std_logic_vector(3 downto 0);begin process begin Wait Until Clk=1;cou=cou+1; end process;process begin Wait Until Clk=1;If(cou=1111) then Irq=0;Else Irq=1;End if; end process;end beh;67 【例例3.4.23.4.2】用進程語句描述異步清零計數(shù)器。用進程語句描述異步清零計數(shù)器。 異步清零方式與時鐘信號異步清零方式與時鐘信號clkclk無關(guān)，當清零端無關(guān)，當清零端clr=0clr=0時，時，計數(shù)狀態(tài)計數(shù)狀態(tài)Q=

60、0Q=0；當；當clr=1clr=1時，計數(shù)器為計數(shù)狀態(tài)。時，計數(shù)器為計數(shù)狀態(tài)。 PROCESSPROCESS ( ( clk, clrclk, clr ) ) BEGINBEGIN IFIF clr clr =0 0 THENTHEN Q Q= X“00”X“00”； ELSIF ELSIF ( ( clkclk =11ANDAND clkclkEVENTEVENT ) ) THENTHEN Q Q = Q Q + + 1 1； END IFEND IF； END PROCESSEND PROCESS；68 【例例3.4.23.4.2】用進程語句描述異步清零計數(shù)器。用進程語句描述異步清零計數(shù)