1、第第2 2章章 本節(jié)課學(xué)習(xí)要點(diǎn)本節(jié)課學(xué)習(xí)要點(diǎn)vPLD的分類的分類vPROM、PLA、PAL、GAL的工作原理的工作原理vCPLD的結(jié)構(gòu)和工作原理的結(jié)構(gòu)和工作原理PLDPLD的發(fā)展歷程的發(fā)展歷程 熔絲編程的熔絲編程的PROM和和PLA器件器件 AMD公公司推出司推出PAL器件器件 GAL器件器件 FPGA器器件件 EPLD器器件件 CPLD器器件件 內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SoPC 20世紀(jì)世紀(jì)70年代年代 20世紀(jì)世紀(jì)70年代末年代末 20世紀(jì)世紀(jì)80年代初年代初 20世紀(jì)世紀(jì)80年代中期年代中期 20世紀(jì)世紀(jì)80年代末年代末 進(jìn)入進(jìn)入20世紀(jì)世紀(jì)90年代后年代后 2.1 PLD

2、概述概述 PLDPLD的分類的分類 可編程邏輯器件（PLD） 簡單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA 圖圖2-2 按集成度按集成度(PLD)分類分類 2.1 PLD 概述概述 PLDPLD的分類的分類 從編程工藝上劃分從編程工藝上劃分: : (1) 熔絲工藝。熔絲工藝。(2) EPROM，紫外線擦除電可編程邏輯器件，其，紫外線擦除電可編程邏輯器件，其工作時(shí)用較高電壓編程，用紫外線擦除，可編程幾十工作時(shí)用較高電壓編程，用紫外線擦除，可編程幾十次。次。(3) EEPROM，電可擦寫編程器，其工作時(shí)，用，電可擦寫編程器，其工作時(shí)，用較高電壓編程，用電擦除，編

3、程次數(shù)稍多。較高電壓編程，用電擦除，編程次數(shù)稍多。2.1 PLD 概述概述 (4) SRAM，靜態(tài)隨機(jī)存儲器，可實(shí)現(xiàn)無數(shù)次擦寫，編程速度、編程要求優(yōu)于前幾種方法，但由于具有易失性，因此需專門配置芯片。 (5) Flash，電可擦除編程ROM，既具有EPROM結(jié)構(gòu)簡單、編程可靠的優(yōu)點(diǎn)，又具有EEPROM擦除快速、集成度高的優(yōu)點(diǎn)。2.1 PLD 概述概述 電路符號表示電路符號表示 圖圖2-3 常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照 2.1 PLD 概述概述 電路符號表示電路符號表示 圖圖2-4 PLD的互補(bǔ)緩沖器的互補(bǔ)緩沖器 圖圖2-5 PLD的互補(bǔ)輸入的互補(bǔ)輸入 圖

4、圖2-6 PLD中與陣列表示中與陣列表示 圖圖2-7 PLD中或陣列的表示中或陣列的表示 圖圖2-8 陣列線連接表示陣列線連接表示 2.1 PLD 概述概述 PLD 乘積項(xiàng)原理v 人們通過研究發(fā)現(xiàn)，任何組合邏輯電路都人們通過研究發(fā)現(xiàn)，任何組合邏輯電路都可以由與門可以由與門-或門兩級電路構(gòu)成，而只要在組合或門兩級電路構(gòu)成，而只要在組合邏輯電路中引入能夠記憶電路狀態(tài)的存儲單元邏輯電路中引入能夠記憶電路狀態(tài)的存儲單元或延遲單元，例如觸發(fā)器、鎖存器等，就可以或延遲單元，例如觸發(fā)器、鎖存器等，就可以構(gòu)成時(shí)序邏輯電路。由此人們提出了一種可編構(gòu)成時(shí)序邏輯電路。由此人們提出了一種可編程邏輯電路結(jié)構(gòu)，即乘積項(xiàng)程

5、邏輯電路結(jié)構(gòu)，即乘積項(xiàng)(Product-Terms)可可編程邏輯結(jié)構(gòu)，其原理圖如圖所示。編程邏輯結(jié)構(gòu)，其原理圖如圖所示。2.1 PLD 概述概述 PLD 乘積項(xiàng)原理基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖 輸入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出2.1 PLD 概述概述 v【例2.1】 實(shí)現(xiàn)一個(gè)如下的邏輯函數(shù)：Y=ABAB Z=AB解 (1) 要實(shí)現(xiàn)上面的邏輯函數(shù)，則該P(yáng)LD需要包括2個(gè)輸入和2個(gè)輸出。(2) 由于PLD輸入電路包括輸入緩沖器，故可以直接實(shí)現(xiàn)A、A、B、B。PLD 乘積項(xiàng)原理2.1 PLD 概述概述 (3) 觀察布爾表達(dá)式可以看出，要實(shí)現(xiàn)以上邏輯功能，需3個(gè)乘積項(xiàng)：A

6、B、AB、AB，將與門陣列相應(yīng)位置的連接線進(jìn)行編程連接即可。(4) 同理，根據(jù)布爾表達(dá)式，對或門陣列相應(yīng)位置進(jìn)行編程連接，即可得到相應(yīng)的輸出信號Y、Z，編程后的PLD結(jié)構(gòu)圖如圖所示。PLD 乘積項(xiàng)原理編程后的結(jié)構(gòu)圖PLD 乘積項(xiàng)原理PROM PROM PROM基本結(jié)構(gòu)基本結(jié)構(gòu) 地址譯碼器存儲單元陣列0A1A1nA0W1W1pW0F1F1mFnp2低密度低密度PLDPLD2.2簡單可編程邏輯器件PROM PROM 0111201110110.AAAWAAAWAAAWnnnn PROM中的地址譯碼器是完成中的地址譯碼器是完成PROM存儲陣列的行的選擇，存儲陣列的行的選擇，其邏輯函數(shù)是：其邏輯函數(shù)是

7、： 低密度低密度PLDPROM PROM 行單元的值列是存儲單元陣列第而，其中11 2 1, 1pmMpmpn01, 011, 111, 1101 , 011 , 111 , 1100, 010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp.低密度低密度PLDPROM PROM 與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp2PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu) 低密度低密度PLDPROM PROM PROM表達(dá)的表達(dá)的PLD陣列圖陣列圖 與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F1010AACAAS低密度

8、低密度PLDPROM PROM 用用PROM完成半加器邏輯陣列完成半加器邏輯陣列 01110100AAFAAAAF與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F低密度低密度PLDPLA PLA PLA邏輯陣列示意圖邏輯陣列示意圖 與陣列（可編程）或陣列（可編程）0A1A1A1A0A0A1F0F低密度低密度PLDPLA PLA PLA與與 PROM的比較的比較 0A1A1F0F2A2F0A1A1F0F2A2F低密度低密度PLDPAL PAL PAL結(jié)構(gòu)結(jié)構(gòu) PAL的常用表示的常用表示 0A1A1F0F0A1A1F0F低密度低密度PLDGAL GAL GAL GAL即通用陣列邏輯器

9、件，首次在即通用陣列邏輯器件，首次在PLDPLD上采用了上采用了EEPROMEEPROM工藝，使得工藝，使得GALGAL具有電可擦除重復(fù)編程的特點(diǎn)，具有電可擦除重復(fù)編程的特點(diǎn)，徹底解決了熔絲型可編程器件的一次可編程問題。徹底解決了熔絲型可編程器件的一次可編程問題。GALGAL在在“與與- -或或”陣列結(jié)構(gòu)上沿用了陣列結(jié)構(gòu)上沿用了PALPAL的與陣列可編程、或的與陣列可編程、或陣列固定的結(jié)構(gòu)，但對陣列固定的結(jié)構(gòu)，但對PALPAL的輸出的輸出I/OI/O結(jié)構(gòu)進(jìn)行了較大的結(jié)構(gòu)進(jìn)行了較大的改進(jìn)，在改進(jìn)，在GALGAL的輸出部分增加了輸出邏輯宏單元的輸出部分增加了輸出邏輯宏單元OLMC(Output M

10、acro Cell)OLMC(Output Macro Cell)。 低密度低密度PLDv 下圖是GAL22V10的OLMC內(nèi)部邏輯圖，從圖中看出，OLMC中除了包含或門陣列和D觸發(fā)器之外，還多了兩個(gè)多路選擇器，其中4選1多路選擇器用來選擇輸出方式和輸出極性，2選1多路選擇器用來選擇反饋信號，而這些多路選擇器的輸出由兩位可編程特征碼S1、S2來控制。v GAL22V10的OLMC內(nèi)部邏輯圖CPLDCPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理 MAX7000系列的單個(gè)宏單元結(jié)構(gòu)系列的單個(gè)宏單元結(jié)構(gòu) 2.3復(fù)雜可編程邏輯器件CPLDMAX7128S的結(jié)構(gòu)的結(jié)構(gòu) 1 1邏輯陣列塊邏輯陣列塊(LAB)

11、 (LAB) CPLDCPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理 宏單元宏單元 全局時(shí)鐘信號全局時(shí)鐘信號全局時(shí)鐘信號由高電平有效的時(shí)鐘信號使能全局時(shí)鐘信號由高電平有效的時(shí)鐘信號使能 用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘CPLDCPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理邏輯陣列邏輯陣列MAX7000MAX7000系列中的宏單元系列中的宏單元 乘積項(xiàng)選擇矩陣乘積項(xiàng)選擇矩陣可編程寄存器可編程寄存器 擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng) 共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu) CPLDCPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng) 并聯(lián)擴(kuò)展項(xiàng)饋送方式并聯(lián)擴(kuò)展項(xiàng)饋送方式 共享擴(kuò)展項(xiàng)共享擴(kuò)

12、展項(xiàng) 并聯(lián)擴(kuò)展項(xiàng)并聯(lián)擴(kuò)展項(xiàng) 2 2可編程連線陣列可編程連線陣列(PIA) (PIA) PIA信號布線到信號布線到LAB的方式的方式 CPLDCPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理3 3I/OI/O控制塊控制塊 EPM7128S器器件的件的I/O控制塊控制塊 上次課程內(nèi)容回顧vPLD的分類的分類vPROM、PLA、PAL、GAL的工作原理的工作原理vCPLD的結(jié)構(gòu)和工作原理的結(jié)構(gòu)和工作原理本次課程學(xué)習(xí)要點(diǎn)vFPGA的結(jié)構(gòu)和工作原理的結(jié)構(gòu)和工作原理v硬件測試技術(shù)硬件測試技術(shù)vCPLD與與FPGA的編程與配置方法的編程與配置方法FPGA: Field Programmable Gate Arr

13、ay2.4 現(xiàn)場可編程門陣列 FPGAFPGA是現(xiàn)場可編程門陣列（Field Programmable Gate Array)現(xiàn)今市面上絕大部分的FPGA都是Altera或者是Xilinx的，因此大部分設(shè)計(jì)師使用的也都是這兩家旗下的產(chǎn)品-基于SRAM查找表的FPGA。FPGA結(jié)構(gòu)與工作原理基于查找表（基于查找表（LUT)的的FPGA的結(jié)構(gòu)的結(jié)構(gòu)vCyclone器件：由器件：由LAB、嵌入式存儲器塊、嵌入式存儲器塊、I/O單元、單元、底層嵌入功能單元、互聯(lián)線和時(shí)鐘網(wǎng)絡(luò)構(gòu)成。底層嵌入功能單元、互聯(lián)線和時(shí)鐘網(wǎng)絡(luò)構(gòu)成。v邏輯陣列塊（邏輯陣列塊（LAB）：）：10個(gè)個(gè)LE（邏輯單元）構(gòu)成。（邏輯單元）構(gòu)

14、成。v邏輯單元（邏輯單元（LE）：查找表（）：查找表（LUT）、進(jìn)位鏈邏輯和）、進(jìn)位鏈邏輯和一個(gè)可編程的寄存器構(gòu)成。一個(gè)可編程的寄存器構(gòu)成。CycloneCyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖 Cyclone LE結(jié)構(gòu)圖結(jié)構(gòu)圖 查找表原理v一個(gè)一個(gè)N輸入查找表輸入查找表 (LUT，Look Up Table)可以實(shí)現(xiàn)可以實(shí)現(xiàn)N個(gè)輸入變量個(gè)輸入變量的任何邏輯功能，如的任何邏輯功能，如 N輸入輸入“與與”、 N輸入輸入“異或異或”等。等。v輸入多于輸入多于N個(gè)的函數(shù)、個(gè)的函數(shù)、方程必須分開用幾個(gè)查方程必須分開用幾個(gè)查找表（找表（ LUT）實(shí)現(xiàn)）實(shí)現(xiàn)查找表原理（續(xù)）查找表原理查

15、找表原理在FPGA中，實(shí)現(xiàn)組合邏輯電路功能的基本電路是查找表(Look-Up-Table，LUT)和數(shù)據(jù)選擇器，而觸發(fā)器仍是實(shí)現(xiàn)時(shí)序邏輯電路的基本電路。LUT實(shí)質(zhì)上就是一個(gè)SRAM。目前FPGA中使用較多的是4個(gè)輸入、1個(gè)輸出的LUT，所以每一個(gè)LUT可以看成是一個(gè)4根地址線的161位的SRAM。v利用SRAM實(shí)現(xiàn)組合邏輯函數(shù)時(shí)，只需列出真值表，輸入作為地址，輸出作為存儲內(nèi)容，將內(nèi)容按地址寫入即可。具體步驟如例2.2所示?！纠?.2】 利用LUT實(shí)現(xiàn)函數(shù)F=ABC+ABCD+AC。解 首先列出F的真值表，如表2-1所示。查找表原理查找表原理查找表原理查找表原理查找表原理查找表原理將F的值寫入S

16、RAM中(如下圖)，這樣，每輸入一組ABCD信號進(jìn)行邏輯運(yùn)算，就相當(dāng)于輸入一個(gè)地址進(jìn)行查表，就可以找出地址對應(yīng)的內(nèi)容，并將其輸出，在輸出F端便得到該組輸入信號邏輯運(yùn)算的結(jié)果。v圖 四輸入查找表JTAGJTAG邊界掃描測試邊界掃描測試 引引 腳腳描描 述述功功 能能TDI測試數(shù)據(jù)輸入測試數(shù)據(jù)輸入(Test Data Input)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。的上升沿移入。TDO測試數(shù)據(jù)輸出測試數(shù)據(jù)輸出(Test Data Output)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降

17、沿移出。如果數(shù)據(jù)沒有被移出時(shí)，該引腳處于的下降沿移出。如果數(shù)據(jù)沒有被移出時(shí)，該引腳處于高阻態(tài)。高阻態(tài)。TMS測試模式選擇測試模式選擇(Test Mode Select)控制信號輸入引腳，負(fù)責(zé)控制信號輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換。控制器的轉(zhuǎn)換。TMS必須在必須在TCK的上升沿到來之前穩(wěn)定。的上升沿到來之前穩(wěn)定。TCK測試時(shí)鐘輸入測試時(shí)鐘輸入(Test Clock Input)時(shí)鐘輸入到時(shí)鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。一些發(fā)生在下降沿。TRST測試復(fù)位輸入測試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路低電平有效，異步復(fù)位邊界掃描電路(在在IEEE規(guī)范中，規(guī)范中，該引腳可選該引腳可選)。表表 邊界掃描邊界掃