1、EDA技術(shù)與VHDL,第2章 PLD硬件特性與編程技術(shù),KX康芯科技,2.1 概 論,圖2-1 基本PLD器件的原理結(jié)構(gòu)圖,2.1 概 論,2.1.1 PLD的發(fā)展歷程,熔絲編程的PROM和PLA器件,AMD公司推出PAL器件,GAL器件,FPGA器件 EPLD器件,CPLD器件,內(nèi)嵌復雜功能模塊的SoPC,2.1 概 論,2.1.2 PLD的分類,圖2-2 按集成度(PLD)分類,2.1 概 論,2.1.2 PLD的分類,1熔絲(Fuse)型器件,2反熔絲(Anti-fuse)型器件,3EPROM型。稱為紫外線擦除電可編程邏輯器件,4EEPROM型,5SRAM型,6Flash型,CPLD,F

2、PGA,2.2 簡單PLD原理,2.2.1 電路符號表示,圖2-3 常用邏輯門符號與現(xiàn)有國標符號的對照,2.2.1 電路符號表示,圖2-4 PLD的互補緩沖器 圖2-5 PLD的互補輸入 圖2-6 PLD中與陣列表示,圖2-7 PLD中或陣列的表示 3-8 陣列線連接表示,2.2 簡單PLD原理,2.2.2 PROM,圖2-9 PROM基本結(jié)構(gòu),2.2 簡單PLD原理,2.2.2 PROM,PROM中的地址譯碼器是完成PROM存儲陣列的行的選擇，其邏輯函數(shù)是,2.2 簡單PLD原理,2.2.2 PROM,2.2 簡單PLD原理,2.2.2 PROM,圖2-10 PROM的邏輯陣列結(jié)構(gòu),2.2

3、簡單PLD原理,2.2.2 PROM,圖2-11 PROM表達的PLD陣列圖,2.2 簡單PLD原理,2.2.2 PROM,圖2-12 用PROM完成半加器邏輯陣列,2.2 簡單PLD原理,2.2.3 PLA,圖2-13 PLA邏輯陣列示意圖,2.2 簡單PLD原理,2.2.3 PLA,圖2-14 PLA與 PROM的比較,2.2 簡單PLD原理,2.2.4 PAL,圖2-15 PAL結(jié)構(gòu) 圖2-16 PAL的常用表示,圖2-17 一種PAL16V8的部分結(jié)構(gòu)圖,2.2.5 GAL,圖2-18 GAL16V8的結(jié)構(gòu)圖,2.2 簡單PLD原理,2.2.5 GAL,圖2-19 寄存器輸出結(jié)構(gòu),1寄

4、存器模式,圖2-20 寄存器模式組合雙向輸出結(jié)構(gòu),2.2 簡單PLD原理,2.2.5 GAL,圖2-21 組合輸出雙向結(jié)構(gòu),2復合模式,圖2-22 復合型組合輸出結(jié)構(gòu),2.2 簡單PLD原理,2.2.5 GAL,圖2-23 反饋輸入結(jié)構(gòu),3簡單模式,圖2-24 輸出反饋結(jié)構(gòu),圖2-25 簡單模式輸出結(jié)構(gòu),2.3 CPLD的結(jié)構(gòu)與工作原理,圖2-26 MAX7000系列的單個宏單元結(jié)構(gòu),2.3 CPLD的結(jié)構(gòu)與工作原理,圖2-27 MAX7128S的結(jié)構(gòu),1邏輯陣列塊(LAB,2.3 CPLD的結(jié)構(gòu)與工作原理,2宏單元,邏輯陣列、乘積項選擇矩陣、可編程寄存器,全局時鐘信號,全局時鐘信號由高電平有

5、效的時鐘信號使能,用乘積項實現(xiàn)一個陣列時鐘,2.3 CPLD的結(jié)構(gòu)與工作原理,3擴展乘積項,圖2-28 共享擴展乘積項結(jié)構(gòu),3擴展乘積項,圖2-29 并聯(lián)擴展項饋送方式,共享擴展項,并聯(lián)擴展項,2.3 CPLD的結(jié)構(gòu)與工作原理,4可編程連線陣列(PIA,圖2-30 PIA信號布線到LAB的方式,5I/O控制塊,圖2-31 EPM7128S器件的I/O控制塊,2.4 FPGA的結(jié)構(gòu)與工作原理,2.4.1 查找表邏輯結(jié)構(gòu),圖2-32 FPGA查找表單元,2.4.1 查找表邏輯結(jié)構(gòu),圖2-33 FPGA查找表單元內(nèi)部結(jié)構(gòu),2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖2-34 Cyclone L

6、E結(jié)構(gòu)圖,2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖2-35 Cyclone LE普通模式,2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖2-36 Cyclone LE動態(tài)算術(shù)模式,2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖2-37 Cyclone LAB結(jié)構(gòu),2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖2-38 LAB陣列,2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖2-39 LAB控制信號生成,2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,圖2-40 快速進位選擇鏈,2.4 FPGA的結(jié)構(gòu)與工作原理,圖2-41 LUT鏈和寄存器鏈的使用,2.4.2 Cyc

7、lone系列器件的結(jié)構(gòu)與原理,2.4 FPGA的結(jié)構(gòu)與工作原理,圖2-42 LVDS連接,2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理,2.5 硬件測試技術(shù),圖2-43 邊界掃描電路結(jié)構(gòu),2.5.1 內(nèi)部邏輯測試,2.5.2 JTAG邊界掃描測試,2.5.2 JTAG邊界掃描測試,表2-1 邊界掃描IO引腳功能,圖2-44 邊界掃描數(shù)據(jù)移位方式,2.5.2 JTAG邊界掃描測試,圖2-45 JTAG BST系統(tǒng)內(nèi)部結(jié)構(gòu),2.5.2 JTAG邊界掃描測試,圖2-46 JTAG BST系統(tǒng)與與FLEX器件關(guān)聯(lián)結(jié)構(gòu)圖,2.5 硬件測試技術(shù),圖2-47 JTAG BST選擇命令模式時序,2.5.2

8、JTAG邊界掃描測試,2.5 硬件測試技術(shù),2.5.2 JTAG邊界掃描測試,TAP控制器的命令模式有,SAMPLEPRELOAD指令模式,EXTEST指令模式,BYPASS指令模式,IDCODE指令模式,USERCODE指令模式,2.5.3 嵌入式邏輯分析儀,2.6 FPGA/CPLD產(chǎn)品概述,2.6.1 Lattice公司CPLD器件系列,1. ispLSI器件系列,1）ispLSI1000E系列。 （2）ispLSI2000E/2000VL/200VE系列。 （3）ispLSI5000V系列。 （4）ispLSI 8000/8000V系列,2.6 FPGA/CPLD產(chǎn)品概述,2.6.1

9、Lattice公司CPLD器件系列,2. ispLSI器件的結(jié)構(gòu)與特點,1）采用UltraMOS工藝。 （2）系統(tǒng)可編程功能，所有的ispLSI器件均支持 ISP功能。 （3）邊界掃描測試功能。 （4）加密功能。 （5）短路保護功能,2.6 FPGA/CPLD產(chǎn)品概述,2.6.1 Lattice公司CPLD器件系列,3. ispMACH4000系列,4. Lattice EC & ECP系列,ispMACH4000系列CPLD器件有3.3V、2.5V 和 1.8V 三種供電電壓，分別屬于 ispMACH 4000V、ispMACH 4000B 和 ispMACH 4000C 器件系列,2.6

10、FPGA/CPLD產(chǎn)品概述,2.6.2 Xilinx公司的FPGA和CPLD器件系列,1. Virtex-4系列FPGA,2. Spartan& Spartan-3 & Spartan 3E器件系列,3. XC9500 & XC9500XL系列CPLD,4. Xilinx FPGA配置器件SPROM,5. Xilinx的IP核,2.6 FPGA/CPLD產(chǎn)品概述,2.6.3 Altera公司FPGA和CPLD器件系列,1. Stratix II 系列FPGA,2. Stratix系列FPGA,3. ACEX系列FPGA,4. FLEX系列FPGA,5. MAX系列CPLD,6. Cyclone

11、系列FPGA低成本FPGA,7. Cyclone II系列FPGA,8. MAX II系列器件,9. Altera宏功能塊及IP核,2.6 FPGA/CPLD產(chǎn)品概述,2.6.4 Actel公司的FPGA器件,2.6.5 Altera公司的FPGA配置方式與配置器件,表2-2 Altera FPGA常用配置器件,2.7 編程與配置,表2-3 圖2-48接口各引腳信號名稱,基于電可擦除存儲單元的EEPROM或Flash技術(shù),基于SRAM查找表的編程單元,基于反熔絲編程單元,2.7 編程與配置,2.7.1 JTAG方式的在系統(tǒng)編程,圖2-48 CPLD編程下載連接圖,2.7 編程與配置,2.7.1

12、 JTAG方式的在系統(tǒng)編程,圖2-49 多CPLD芯片ISP編程連接方式,2.7 編程與配置,2.7.2 使用PC并行口配置FPGA,圖2-50 PS模式，F(xiàn)LEX10K配置時序,2.7.2 使用PC并行口配置FPGA,圖2-51 多FPGA芯片配置電路,2.7 編程與配置,2.7.3 FPGA專用配置器件,圖2-52 FPGA使用EPC配置器件的配置時序,2.7 編程與配置,2.7.3 FPGA專用配置器件,圖2-53 FPGA的配置電路原理圖（注，此圖來自Altera資料，中間一上拉線應(yīng)串1K電阻,2.7 編程與配置,2.7.3 FPGA專用配置器件,圖2-54 EPCS器件配置FPGA的

13、電路原理圖,2.7 編程與配置,2.7.4 使用單片機配置FPGA,圖2-55 用89C52進行配置,2.7 編程與配置,2.7.5 使用CPLD配置FPGA,使用單片機配置的缺點： 1、速度慢，不適用于大規(guī)模FPGA和高可靠應(yīng)用； 2、容量小，單片機引腳少，不適合接大的ROM以存 儲較大的配置文件； 3、體積大，成本和功耗都不利于相關(guān)的設(shè)計,習 題,2-1 OLMC有何功能？說明GAL是怎樣實現(xiàn)可編程組合電路與時序電 路的。 2-2 什么是基于乘積項的可編程邏輯結(jié)構(gòu)？ 2-3 什么是基于查找表的可編程邏輯結(jié)構(gòu)？ 2-4 FLEX10K系列器件中的EAB有何作用？ 2-5 與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點？ 2-6 解釋編程與配置這兩個概念。 2-7 請參閱相關(guān)資料，并回答問題：如本章給出的歸類方式，將基于乘 積項的可編程邏輯結(jié)構(gòu)的PLD器件歸類為CPLD；將基于查找表的可編程邏輯結(jié)構(gòu)的PLD器件歸類為FPGA，那么，APEX系列屬于什么類型PLD器件？