計算機組成原理2025年押題預測專項訓練考試時間：______分鐘總分：______分姓名：______一、選擇題（每題2分，共20分）1.下列哪一項不屬于計算機系統總線必須傳輸的信息？A.數據信息B.地址信息C.控制信息D.功耗信息2.在計算機中，采用補碼表示法的主要目的是為了：A.簡化加減法運算電路B.增加數值表示范圍C.便于邏輯運算D.節(jié)省存儲空間3.某計算機的Cache采用直接映射方式，Cache容量為16K字節(jié)，每個塊大小為64字節(jié)，主存地址為32位，其中高16位用于標識Cache塊地址，則主存塊號范圍為：A.0~255B.0~4095C.0~65535D.0~327674.下列關于RISC和CISC的描述中，錯誤的是：A.RISC指令集通常比CISC簡單B.RISC指令執(zhí)行周期通常比CISC短C.RISC更強調硬件實現，CISC更強調軟件實現D.RISC指令通常具有固定的格式5.在指令流水線中，造成流水線性能下降的結構沖突是指：A.后續(xù)指令需要使用前面指令尚未寫回的結果B.指令需要訪問的內存地址空間與Cache塊地址空間沖突C.流水線某段資源已被占用，導致后續(xù)指令無法進入該段D.不同指令需要不同的執(zhí)行時序6.在CPU的執(zhí)行周期中，`取指`階段的主要任務是：A.執(zhí)行運算器中的運算B.將運算結果送回寄存器C.從內存中讀取下一條指令D.向內存發(fā)出讀寫命令7.采用DMA方式傳輸數據時，CPU在數據傳輸過程中的狀態(tài)是：A.完全被動B.主動參與控制C.只需在傳輸開始和結束時干預D.通過中斷控制傳輸8.浮點數運算中，`規(guī)格化`的主要目的是：A.簡化運算過程B.調整運算結果的范圍C.保證運算結果的精度D.避免運算過程中發(fā)生溢出9.下列尋址方式中，以當前指令地址為基礎進行尋址的是：A.寄存器尋址B.立即尋址C.直接尋址D.相對尋址10.雙端口存儲器的主要特點是：A.容量特別大B.速度特別快C.可以同時進行兩個獨立的讀操作和兩個獨立的寫操作D.只能進行兩個獨立的讀操作二、填空題（每空1分，共15分）1.計算機性能的常用指標有______和______。2.一個8位字長的計算機，能處理的最多整數范圍是______至______（補碼表示）。3.指令流水線中的`取指-譯碼-執(zhí)行`階段常被稱為______階段。4.Cache與主存之間通常采用______映像方式，而主存與輔存之間通常采用______映像方式。5.在硬布線控制器中，控制信號的產生主要依靠______和______。6.I/O接口通常具有______和______兩種編址方式。7.浮點數通常由______、______和______三部分組成。三、簡答題（每題5分，共20分）1.簡述中斷和DMA兩種I/O控制方式的主要區(qū)別。2.簡述直接映射Cache、全相聯映射Cache和組相聯映射Cache各自的優(yōu)缺點。3.簡述CPU執(zhí)行一條指令大致需要經歷哪些階段。4.簡述微程序控制器與硬布線控制器的區(qū)別。四、計算題（每題10分，共20分）1.某計算機采用4級流水線（取指IF、譯碼ID、執(zhí)行EX、寫回WB）執(zhí)行指令，假設各級流水線段的處理時間均為1個時鐘周期。若某程序共有100條指令，不考慮流水線阻塞和填充，計算執(zhí)行該程序所需的總時鐘周期數以及吞吐率（指令數/時鐘周期）。2.某計算機Cache采用2路組相聯映射方式，Cache容量為32KB，主存容量為1MB，塊大小為64字節(jié)。假設主存地址為20位，其中標記位為14位，組號位為3位（2路組相聯，即每組2塊），塊內地址位為6位。當訪問主存地址`0010101110101100`（十六進制）時，請計算：(1)該主存塊在Cache中的組號是多少？(2)如果該塊已在Cache中（hit），則對應的Cache地址（標記+組內地址）是什么？(3)如果該塊不在Cache中（miss），則需從主存讀入，主存塊號是多少？五、綜合題（共25分）1.某CPU數據通路如下圖所示（僅為示意，非標準圖，包含：寄存器R1、R2、R3；ALU；加法器；指令寄存器IR；程序計數器PC；內存地址寄存器MAR；內存數據寄存器MDR；總線），其中`PCout`、`IRin`、`R1out`、`R2out`、`ALUout`、`MDRout`、`Write`為控制信號（高電平有效）。假設當前執(zhí)行的是`R1<-R2+R3`（加法指令，操作碼為0010）。(1)請補充數據通路中缺失的連接線（用箭頭表示數據流方向）。(2)請列出執(zhí)行該指令的主要步驟（用文字描述，例如：PC內容送入MAR，從內存讀取指令送入IR，IR中操作數地址分別送入R2地址和R3地址寄存器，R2和R3內容送入ALU，執(zhí)行加法運算，ALU結果送入R1數據輸入端，發(fā)出Write信號）。(3)簡述ALUout信號應該連接到哪個部件，以及`Write`信號的作用是什么。---試卷答案一、選擇題1.D2.A3.A4.D5.C6.C7.C8.C9.D10.C二、填空題1.CPI,MIPS2.-128,+1273.取指-譯碼-執(zhí)行4.直接,組相聯5.組合邏輯電路,時序邏輯電路6.內存地址,端口地址7.符號位,尾數,階碼三、簡答題1.中斷由硬件直接觸發(fā)，處理過程涉及中斷請求、中斷判優(yōu)、中斷響應、中斷服務、中斷返回等，通常用于處理隨機事件；DMA由I/O設備發(fā)起，通過DMA控制器直接在主存和設備間傳輸數據，CPU只需在傳輸前后進行少量干預，效率高，適用于大量數據傳輸。2.直接映射：優(yōu)點是簡單、速度快、成本低；缺點是沖突率高，空間利用率低。全相聯映射：優(yōu)點是沖突率最低，空間利用率高；缺點是硬件復雜、成本高。組相聯映射：是前兩者的折中，兼顧了速度、成本和空間利用率。3.CPU執(zhí)行一條指令通常經歷：取指（從內存取指令送到指令寄存器）、譯碼（分析指令操作碼，確定操作和地址）、執(zhí)行（執(zhí)行指令規(guī)定的操作，如運算、訪存）、訪存（根據地址從內存讀取數據或寫入數據）、寫回（將運算結果送回寄存器或主存）等階段。4.微程序控制器：通過執(zhí)行存儲在控制存儲器中的微指令序列來產生控制信號，具有靈活性和可擴展性，但速度較慢；硬布線控制器：通過組合邏輯電路和時序邏輯電路直接產生控制信號，速度快，但設計復雜，靈活性差。四、計算題1.(1)流水線周期=4個時鐘周期。執(zhí)行100條指令所需時鐘周期數=(指令條數-1)*流水線周期+流水線周期=(100-1)*4+4=396個時鐘周期。吞吐率=指令條數/所需時鐘周期數=100/396≈0.253指令/周期。(2)流水線階段數=4，執(zhí)行100條指令總階段數=100*4=400。流水線空閑階段數=總時鐘周期數-(執(zhí)行階段數-流水線階段數+1)=396-(100-4+1)=396-97=299。實際工作階段數=400-299=101。吞吐率=100/396≈0.253指令/周期。2.(1)主存地址`0010101110101100`（20位），標記位=高14位`0010101110100`，組號位=中3位`110`，塊內地址位=低6位`11001100`。組號`110`（二進制）=6（十進制）。該塊在Cache中的組號是6。(2)2路組相聯，組內放2塊。組號`110`對應的Cache塊地址為`110`（組號）+`00`（塊內地址0）=`110000`（二進制）。標記位為`001010111010`，塊內地址為`00`。Cache地址為`00101011101000`（二進制）。(3)主存塊號=主存地址-塊內地址=`0010101110101100`-`0000000000001100`=`0010101110100000`（二進制）。主存塊號`0010101110100000`（二進制）=`2AE0`（十六進制）。五、綜合題1.(1)補充連接線：*PCout->MAR*IRout(操作碼部分)->ALU(控制信號輸入)*IRout(地址部分)->R2地址寄存器*IRout(地址部分)->R3地址寄存器*R2out->ALU(數據輸入端1)*R3out->ALU(數據輸入端2)*ALUout->R1數據輸入端*MDRout->R1數據輸入端(或保留，看具體設計，若ALU結果已到R1輸入，則此線可省略或用于其他目的)*Write->R1寫使能端(或類似功能端)*(需注意，由于未給出標準圖，以上連接線僅為根據指令執(zhí)行流程的合理推測，實際可能因具體數據通路設計略有不同)(2)主要步驟：1.PC內容送入MAR，發(fā)出讀信號，從內存讀取指令送到MDR。2.MDR內容送入IR，同時PC自增（指向下一條指令地址）。3.IR中操作碼`0010`送入ALU進行譯碼，確定為加法操作。4.IR中R2地址部分送入R2地址寄存器，發(fā)出R2讀信號，從內存或寄存器堆讀取R2內容送到ALU數據輸入端1。5.IR中R3地址部分送入R3地址寄存器，發(fā)出R3讀信號，從內存或寄存器堆讀取R3內容送到ALU數