主要內(nèi)容

軟件綜述設(shè)計流程

設(shè)計流程以文本編輯法為例：一、打開QuartusPrime二、建立工程1、打開quartus18.1的新建工程向?qū)?、點擊下一步3、選擇工程路徑,輸入工程名，點擊下一步4、點擊下一步5、點擊下一步6、選擇芯片（EP4CE6E22C8）,屬于CycloneIVE系列，封裝QFP，引腳數(shù)量1447、選擇仿真工具ModelSim-Altera，和工程的HDL語言VerilogHDL8、點擊Finish完成9、現(xiàn)在工程里沒有任何文件如下10、點擊file的new，在彈出的對話框，選擇verilogHDL11、創(chuàng)建的文件如圖所示12、將新建的工程文件另存為and2_1.v并保存在and2_1文件夾下面13、編寫一個2輸入與門的verilog代碼，如下：14、點擊左側(cè)ComplieDesing->Analysis&Synthesis的分析綜合選項，對剛寫的Verilog代碼進行分析綜合如果無誤，會提示0error，中間會提示該代碼使用了1個邏輯單元、3個引腳、和FPGA型號EP4CE22E22C815、點擊工具欄Tools->NetlistViewers->RTLViewer選項查看生成的寄存器傳輸級示意圖

（從圖片可以看出是2輸入與門）16、點擊左側(cè)ComplieDesing->Fitter(Place&Route)的布局布線選項，無誤也會提示0error17、點擊工具欄Tools->ChipPlanner的芯片規(guī)劃器選項，可以看到有一塊區(qū)域是深藍色的18、雙擊藍色區(qū)域后，會顯示FPGA內(nèi)部使用的邏輯資源三、電路仿真【QuartusPrime內(nèi)嵌仿真工具】1、建立波形文件2、節(jié)點選擇3、仿真界面輸入信號選擇仿真按鈕4、仿真結(jié)果【Modelsim仿真】[1]編寫仿真文件，創(chuàng)建and2_1tb.v保存在msim文件夾下面，并編寫代碼[2]設(shè)置仿真文件，設(shè)置仿真路徑四、引腳分配--當(dāng)邏輯仿真沒問題，就可以分配引腳下板驗證1、點擊工程文件左側(cè)ComplieDesing->Analysis&Synthesis->I/OAssignment

Analysis->PinPlanner，打開引腳分配界面2、用2個按鍵模擬與門的輸入信號，用1個LED模擬與門的輸出信號，查看原理圖得知

key0(pin91)key1(pin90)led0(pin73)，在location位置雙擊，輸入90回車，依次類推3、分配完成后再次執(zhí)行Analysis&Synthesis五、硬件配置1、雙擊Assembler生成下載文件2、打開程序燒寫工具Tools->Programmer3、打開燒寫工具后，先檢查燒寫器能否正常識別，如果不能識別，需要檢查硬件和驅(qū)動4、添加燒寫文件，單擊Addfile在彈出的對話框中找到outputfiles->and2_1.sof文件5、單擊start開始程序下載，當(dāng)進度條顯示100%表示下載成功6、硬件驗證，通過按鍵測試輸入信號和LED燈與設(shè)計一致1.首先需要生成可燒寫進flash的文件，Quartus是生成.jic文件；2.打開菜單的轉(zhuǎn)換文件；3.選擇輸出的類型為.jic，在configurationdevice選擇EPCQ16(代表16Mbit的容量)，filename

是輸出的文件名，改成與工程名一致；4.選擇cpu，EP4CE65.添加sof文件；6.生成and2_1.jic文件；7.添加and2_1.jic到燒寫工具；8.選中配置，再