第一章測試1【單選題】(2分)目前使用最為廣泛的硬件描述語言是（）A.C語言B.VerilogHDLC.Python編程語言D.匯編語言2【單選題】(2分)某組合邏輯電路的真值表如下：

則輸出F的表達式為（）A.B.C.D.3【單選題】(2分)閱讀如下程序：

modulemyxor(a,b,c);

inputa,b;

outputc;

assignc=a^b;

endmodule

該程序完成的功能是（）A.與門B.或門C.異或門D.非門4【單選題】(2分)下列關(guān)于VerilogHDL說法的是（）A.利用VerilogHDL設(shè)計數(shù)字系統(tǒng)，可以采取自頂向下的設(shè)計思想B.VerilogHDL的設(shè)計方法，因為其標(biāo)準(zhǔn)化，所以具有工藝無關(guān)性的優(yōu)點C.VerilogHDL語言設(shè)計電路時，提供了多種層次抽象的描述D.VerilogHDL是世界上唯一的硬件描述語言5【單選題】(2分)下面縮寫表示可編程邏輯器件的是（）A.PLDB.EDAC.ASICD.VLSI第二章測試1【單選題】(2分)下列不屬于數(shù)據(jù)流描述的特征的是（）A.用于描述組合邏輯電路B.既可以描述組合邏輯電路又可以描述時序邏輯電路C.使用連續(xù)賦值語句D.使用線網(wǎng)類型的變量2【單選題】(2分)在結(jié)構(gòu)化描述中，調(diào)用系統(tǒng)內(nèi)部門的時候，端口的順序是（）A.輸出在前，輸入在后B.只需要填寫輸入C.順序可以任意D.輸入在前，輸出在后3【單選題】(2分)條件結(jié)構(gòu)（比如if-else語句）和循環(huán)結(jié)構(gòu)（比如for語句）可以用在（）A.其他選項均可以B.行為描述C.數(shù)據(jù)流描述D.結(jié)構(gòu)化描述4【單選題】(2分)下列關(guān)于測試平臺的說法，正確的是（）A.在測試平臺中只能使用initial語句B.測試平臺的作用是給出測試信號的變化從而得到輸出以驗證電路的功能C.在測試平臺必須給出輸入輸出端口D.在測試平臺中可以不用調(diào)用被測模塊5【單選題】(2分)在某測試平臺中有如下語句：

initialbegintesta=0;

#10testa=1;

$stop;

end

下列說法的是（）A.initial語句用于變量的初始化B.#50表示延時50個時間單位C.測試信號testa在上電時值為0，10個時間單位后變?yōu)?D.$stop用于結(jié)束仿真過程第三章測試1【單選題】(2分)在VerilogHDL中，下列標(biāo)志符不合法的是（）A.state0B.9moonC.Not_Stack_0D.signall2【單選題】(2分)關(guān)于VerilogHDL中的模塊調(diào)用，下列說法的是（）A.在模塊調(diào)用時，必須嚴(yán)格按照模塊定義的端口順序來連接B.在模塊調(diào)用時，端口可以采用順序相對應(yīng)和形參實參相對應(yīng)兩種方式C.在語句“Mydesigndesign(port1,port2)；”中，被調(diào)用的模塊名稱為MydesignD.在模塊調(diào)用時，端口是兩個模塊聯(lián)系的通道3【單選題】(2分)下列VerilogHDL語句中，數(shù)據(jù)類型定義與注釋矛盾的是（）A.reg[0:3]myreg;//myreg為4位寄存器類型變量B.reg[1:5]areg;//areg為4位寄存器類型變量C.reg[15:0]memory;//memory為16位寄存器類型變量D.wire[3:0]sat;//sat為4位線網(wǎng)類型變量4【單選題】(2分)行為描述中被賦值的變量必須聲明為（）A.線網(wǎng)類型B.均有可能波C.寄存器類型D.參數(shù)類型5【單選題】(2分)下列不屬于端口類型說明關(guān)鍵字的是（）A.outputB.duplexC.inputD.inout第四章測試1【單選題】(2分)已知a=1’b1，b=3’b001，那么{a,b}=（）A.4’b1001B.3’b001C.3’b101D.4’b00112【單選題】(2分)已知a=4’b11001，b=4’bx110，則下列計算正確的是（）A.a&&b=1’b1B.a&b=4’b0C.a&b=4’bxxxxD.a&&b=1’bx3【單選題】(2分)已知a=4’b1001，則執(zhí)行下面的語句之后：

reg[5:0]f;

f=a＜＜2;

變量f的值為（）A.6’b000100B.6’b000111C.6’b100100D.6’b1001114【單選題】(2分)已知變量a、b和c的位寬均為4，且a、b的初始值分別為4’b1001和4’b1010，程序中有如下語句：

always@(aorb)

beginb＜=a;

c＜=b;

end

則在上電執(zhí)行后，變量c的值為（）A.4’b1001B.4’b1010C.4’b10xxD.4’bxxxx5【單選題】(2分)關(guān)于阻塞性過程賦值和非阻塞性過程賦值，下列說法正確的是（）A.描述時序邏輯電路時，建議采用阻塞性過程賦值B.在VerilogHDL語句塊內(nèi)部，非阻塞性過程賦值的語句是并行執(zhí)行的C.阻塞性過程賦值采用“＜=”符號，非阻塞性過程賦值采用“=”符號D.描述組合邏輯電路時，建議采用非阻塞性過程賦值第五章測試1【單選題】(2分)已知a=4’bx010，則執(zhí)行下面語句后，

if(a＞2)out=1;

elseout=0;

out的值為（）A.0B.無法確定C.1D.x2【單選題】(2分)在下面的語句中，

always@(aorb)

if(a＞b)q＜=1;

信號q經(jīng)過綜合后會形成（）A.門電路B.連線資源C.觸發(fā)器D.鎖存器3【單選題】(2分)某VerilogHDL的程序部分如下：

reg[7:0]areg;

always@(in)beginnum=0;

for(areg=in;areg;areg=areg＞＞1)

if(areg[0]==1)num=num+1;

end

若輸入in=8’b10110011，則程序結(jié)束后，num的值為（）A.4B.5C.3D.24【單選題】(2分)仿真時執(zhí)行下面的初始化語句：

initialforever#30clk=~clk;

執(zhí)行完成后，得到的clk信號為（）A.一直為xB.一直為0C.周期為30的方波D.周期為60的方波5【單選題】(2分)某條件語句如下，已知變量count的值為4’b0011：

if(count＜5)out=1;

elseif(count＜7)out=2;

elseout=3;

則執(zhí)行條件語句后輸出out的值為（）A.2B.1C.3D.x第六章測試1【單選題】(2分)若a=9，執(zhí)行下面語句；

$display(“Currentvalue=%0b,a=%0d”,a,a);

顯示的結(jié)果為（）A.Currentvalue=1001,a=09B.1001,9C.Currentvalue=0b1001,a=0d9D.Currentvalue=1001,a=92【單選題】(2分)若時間尺度定義為：`timescale10ns/100ps，則下列說法正確的是（）A.時間單位為1nsB.時間精度為10nsC.時間精度為100psD.時間單位為100ps3【單選題】(2分)某VerilogHDL的程序部分如下：

always@(aorb)

out=a&b;

always@(borc)

out=b^c;

已知a、b、c和out的位寬均為1，且a=c=1’b0，b=1’b1，則（）A.語法有誤B.out=1’b1C.out=1’b0D.1’bx4【單選題】(2分)在VerilogHDL中，關(guān)于任務(wù)和函數(shù)，下列說法的是（）A.一個函數(shù)至少需要一個輸入，產(chǎn)生一個返回值B.任務(wù)和函數(shù)的定義和調(diào)用都在一個模塊內(nèi)部C.任務(wù)和函數(shù)內(nèi)部可以包含定時控制描述D.一個任務(wù)可以調(diào)用別的任務(wù)和函數(shù)5【單選題】(2分)某VerilogHDL的程序部分如下：

moduleexample(a,b,c,d,e);

inputa,b,c,d;

outputrege;

always@(*)

e=(a&b)^c;

endmodule

在該程序中，“*”號表示的敏感變量列表中的敏感變量包括（）A.aB.a,b,cC.a,b,c,dD.a,b第七章測試1【判斷題】(2分)QuartusⅡ作為一種可編程邏輯的設(shè)計環(huán)境，是由Xilinx公司開發(fā)的。（）A.錯B.對2【判斷題】(2分)ModelSim是一款優(yōu)秀的硬件描述語言仿真軟件。（）A.錯B.對3【單選題】(2分)在QuartusⅡ軟件環(huán)境中，新建項目之后采用VerilogHDL輸入，應(yīng)該選擇新建的源文件類型是（）A.VHDLfileB.AHDLfileC.EDIFfileD.VerilogHDLfile4【單選題】(2分)在QuartusⅡ軟件環(huán)境中，設(shè)置引腳端口的工具叫（）A.PinPlannerB.RTLSimulationC.AssignmentEditorD.Programmer5【單選題】(2分)①功能仿真；②代碼編寫；③優(yōu)化；④管腳配置

在QuartusⅡ設(shè)計工具中，可編程邏輯器件的設(shè)計流程為：原理圖或HDL輸入→綜合→______→______→下載→硬件調(diào)試?？杖敝袘?yīng)填的分別是（）A.③①B.②④C.③⑤D.①④第八章測試1【單選題】(2分)在VerilogHDL中，直接利用乘法運算符描述的乘法器，經(jīng)過綜合之后生成的乘法器屬于（）A.并行乘法器B.串行乘法器C.移位相加乘法器D.超前進位乘法器2【單選題】(2分)在VerilogHDL中，利用加法運算符可以描述并行加法器?，F(xiàn)在要完成一個純組合邏輯電路的加法器，下列描述正確的是（）A.always@(aorb)

{sum,cout}=a+b;B.always@(posedgeclk)

{sum,cout}=a+b;C.always@(aorb)

{cout,sum}=a+b;D.always@(posedgeclk)

{cout,sum}=a+b;3【單選題】(2分)在VerilogHDL中，為了完成具有優(yōu)先功能的四-二編碼器（功能表如圖所示），

部分程序如下：

always@(in3,in2,in1,in0)

________

4’b0001：{F1,F0}=2’b00;

4’b001x：{F1,F0}=2’b01;

4’b01xx：{F1,F0}=2’b10;

4’b1xxx：{F1,F0}=2’b11;

default：{F1,F0}=2’bxx;

endcase

空格處應(yīng)填（）A.case({in3,in2,in1,in0})B.casex(in3,in2,in1,in0)C.case(in3,in2,in1,in0)D.casex({in3,in2,in1,in0})4【單選題】(2分)某VerilogHDL的程序如下：

moduletop(A,B,Con,out);

inputA,B,Con;

outputout;

assignout=(Con)?A:B;

endmodule

該程序描述的模塊功能是（）A.一位數(shù)值比較器B.半加器C.二選一的多路選擇器D.四選一的多路選擇器5【單選題】(2分)在VerilogHDL中描述組合邏輯電路，下列說法的是（）A.如果知道電路原理圖，可以采用結(jié)構(gòu)化描述B.數(shù)據(jù)流描述只能用來描述組合邏輯電路C.行為描述只能用來描述時序邏輯電路D.如果知道電路輸出的表達式，可以采用數(shù)據(jù)流描述第九章測試1【單選題】(2分)關(guān)于時序邏輯電路的描述，下列說法正確的是（）A.時序邏輯電路的描述中，賦值語句一定要采用非阻塞性過程賦值B.對于時序邏輯電路的描述，電平觸發(fā)和邊沿觸發(fā)的效果一樣C.描述時序邏輯電路的功能時，既可以采用initial語句，也可以采用always語句D.時序邏輯電路中的觸發(fā)器若沒有初始化，則其值為不定值2【單選題】(2分)下列表示采用時鐘上升沿觸發(fā)且低電平異步復(fù)位的代碼描述是（）A.always@(posedgeclkorposedgerst)

if(rst)out＜=0;B.always@(posedgeclkornegedgerst)

if(rst)out＜=0;C.always@(posedgeclkorrst)

if(!rst)out＜=0;D.always@(posedgeclkornegedgerst)

if(!rst)out＜=0;3【單選題】(2分)某VerilogHDL的分頻器程序部分如下：

reg[3:0]count;

always@(posedgeclkornegedgerst)

if(!rst)count＜=0;

elseif(count==9)count＜=0;

elsecount＜=count+1;

assignnewclk=count[3];

若系統(tǒng)時鐘clk的頻率為50MHz，則分頻后的時鐘newclk的頻率為（）A.12.5MHzB.3.125MHzC.25MHzD.6.25MHz4【單選題】(2分)某VerilogHDL的計數(shù)器程序部分如下：

reg____count;

always@(posedgeclkornegedgerst)

if(!rst)count＜=0;

elseif(count==_____)count＜=0;

elsecount＜=count+1;

為了完成模24（從0數(shù)到23）的計數(shù)，上面程序的空格處應(yīng)該填（）A.[4:0]和5’b23B.[4:0]和5’b10111C.[4:0]和5’b11000D.[5:0]和6’b245【單選題】(2分)某VerilogHDL的程序部分如下：

reg[3:0]shift;

always@(posedgeclkornegedgerst)

if(!rst)shift＜=4’d8;

elseshift＜={shift[2:0],shift[3]};

復(fù)位之后，shift的初始值為4’d8，然后經(jīng)過三次移位操作，shift的值為（）A.4’d4B.4’d2C.4’d1D.4’d8第十章測試1【判斷題】(2分)Moore類型的有限狀態(tài)機的輸出不僅取決于當(dāng)前的狀態(tài)，還與當(dāng)前的輸入有關(guān)。（）A.對B.錯2【判斷題】(2分)有限狀態(tài)機是由寄存器組和組合邏輯構(gòu)成的硬件時序電路。（）A.對B.錯3【單選題】(2分)有限狀態(tài)機描述的步驟包括：

①模塊定義和輸入輸出端口聲明；②編寫always語句；

③選擇合適的狀態(tài)編碼；④定義狀態(tài)寄存器變量；

正確的描述順序是（）A.①④③②B.①②③④C.①④②③D.①③②④4【單選題】(2分)下列不屬于有限狀態(tài)機的優(yōu)點的是（）A.有限狀態(tài)機容易構(gòu)成性能良好的同步時序邏輯模塊B.在高速運算和控制方面，有限狀態(tài)機比一般的CPU有優(yōu)勢C.利用有限狀態(tài)機設(shè)計的電路具有最佳的速度和功耗D.有限狀態(tài)機設(shè)計方案相對固定，結(jié)構(gòu)模式簡單5【單選題】(2分)為了完成如下圖所示的狀態(tài)機：

在狀態(tài)機的程序編寫過程中，采用自然碼編碼和獨熱碼編碼，定義的狀態(tài)寄存器變量的位寬通常分別為（）A.2位、4位B.2位、5位C.4位、5位D.4位、4位第十一章測試1【單選題】(2分)關(guān)于電路的邏輯綜合，下列說法的是（）A.綜合可以驗證電路的功能是否正確B.編寫VerilogHDL代碼的時候，要注意培養(yǎng)可綜合風(fēng)格的代碼編寫方式C.編寫VerilogHDL代碼的時候，要保證采用的語句的可綜合性D.在綜合前后，要進行仿真2【單選題】(2分)在編寫高效的VerilogHDL程序的過程中，需要考慮提高資源利用率減少功率（即面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）。下列屬于面積優(yōu)化的是（）A.流水線設(shè)計B.資源共享C.設(shè)計同步電路D.設(shè)計并行電路3【單選題】(2分)某VerilogHDL的程序部分如下：

always@(aorborc)

if(a==b)d=c;

elseif(a&~b)d=~c;

該程序經(jīng)過綜合生成電路，下列說法不正確的是（）A.為了避免鎖存器的產(chǎn)生，需要定義條件語句的所有可能的選項B.if-else語句經(jīng)過綜合之后一般生成二選一的多路選擇器C.該部分語句經(jīng)過綜合將產(chǎn)生鎖存器D.該部分語句經(jīng)過綜合生成的電路是純組合邏輯電路4【單選題】(2分)在VerilogHDL中，有些語句可綜合，有些語句不可綜合，下列屬于可綜合語句的是（）A.沒有書寫default選項的case語句B.初始化語句initialC.延時描述語句，比如#50D.循環(huán)次數(shù)不確定的循環(huán)語句5【單選題】(2分)對行為描述always語句塊的說法中，正確的是（）A.邊沿觸發(fā)的方式用來描述時序邏輯電路，將生成鎖存器結(jié)構(gòu)B.利用電平觸發(fā)的方式可以描述組合邏輯電路，且建議采用阻塞性過程賦值C.邊沿觸發(fā)方式中，對同一個時鐘，可以同時混合使用其上升沿和下降沿D.可以在兩個或兩個以上的always語句塊中對同一個變量賦值第十二章測試1【判斷題】(2分)在數(shù)字系統(tǒng)設(shè)計的過程中，設(shè)計者首先對所設(shè)計的系統(tǒng)要有一個全面的理解，然后從頂層開始，連續(xù)地逐層向下分解，直到系統(tǒng)的所有模塊都小到便于掌握為止。這種方法叫做自底向上的設(shè)計實現(xiàn)。（）A.對B.錯2【判斷題】(2分)在數(shù)字系統(tǒng)設(shè)計的過程中，完成各個子模塊的編程之后，還需要編寫一個模塊，該模塊含有所有子模塊的連接關(guān)系的信息，一般稱為頂層模塊。（）A.對B.錯3【單選題】(2分)在動態(tài)掃描顯示電路中，不需要用到的電路模塊是（）A.七段顯示譯碼模塊B.編碼器模塊C.選擇器模塊D.循環(huán)移位掃描模塊4【單選題】(2分)在一般的只讀存儲器模塊中，除了時鐘、復(fù)位、讀寫控制端口和數(shù)據(jù)輸出端口外，還必須有（）A.地址輸入端口B.