第二章集成電路的基本制造工藝2.1集成電路的基本制造工藝概述2.2

雙極工藝2.3CMOS工藝2.4

BiCMOS工藝2.5

BCD工藝的發(fā)展趨勢

1.

ASIC

主要工藝及選擇依據(jù)

目前適用于

ASIC

的工藝主要有下述五種：

(1)

CMOS

工藝。

(2)

TTL

/

ECL

工藝。

(3)BiCMOS

工藝。

(4)

GaAs

工藝。

(5)BCD

工藝。

根據(jù)用戶和設(shè)計(jì)的需要，

一般從以下五個(gè)方面選擇合適的工藝：

(1)

集成度和功耗。

(2)

速度(門傳播延遲)。

(3)

驅(qū)動(dòng)能力。

(4)

成本造價(jià)。

(5)

有無

IP庫和設(shè)計(jì)繼承性。

2.

深亞微米工藝的特點(diǎn)

通常將

0.35μm

以下的工藝稱為深亞微米(DSM)工藝。

目前，

國際上

0.18μm

工藝已

很成熟，

0.13μm

工藝也趨成熟。

深亞微米工藝有如下特點(diǎn)：

(1)

面積(Size)縮小。

(2)

速度((3)

功耗(Poｗer

ConsumPtion)降低。SPeed)提高。

3.

制造影響設(shè)計(jì)

芯片的制造技術(shù)引導(dǎo)并制約著芯片的設(shè)計(jì)技術(shù)，

其影響有以下幾個(gè)方面：

(1)

擴(kuò)展了設(shè)計(jì)技術(shù)空間；

(2)

提高了對設(shè)計(jì)技術(shù)的要求；

(3)

促成了新的設(shè)計(jì)技術(shù)文化。

2.1

集成電路的基本制造工藝概述

CMOS

集成電路制作在一片圓形的硅薄片(Wafer)上。

每個(gè)硅片含有多個(gè)獨(dú)立芯片或稱為管芯。

量產(chǎn)時(shí)，

一個(gè)硅片上的管芯通常相同。

硅片上除管芯外，

一般還有測試圖形和工藝檢測圖形，

用來監(jiān)測工藝參數(shù)，

如圖

2-1

所示。

圖

2-1

硅片上的管芯

簡化的

IC

制造過程如圖

2-2-所示。

圖

2-1

硅片上的管芯

簡化的

IC

制造工藝步驟如圖

2-3

所示。圖

2-3

IC

制造工藝的步驟

IC

制造工藝主要有：

(1)

氧化。

在單晶體上或外延層上生長一層二氧化硅的過程稱為氧化。

(2)

光刻。

光刻就是利用感光膠感光后的抗腐蝕特性，

在硅片表面的掩膜層上刻制出所要求的圖形。

(3)

擴(kuò)散。

擴(kuò)散就是在高溫下將

N型或

P型雜質(zhì)從硅表面擴(kuò)散到體內(nèi)的過程。

(4)

淀積。

淀積就是在一特定的裝置中，

通過通入不同的反應(yīng)氣體在一定的工藝條件下往硅片表面沉淀一層介質(zhì)或薄膜，

如

Poly。

目前，

對設(shè)計(jì)

ASIC

來說，

可供選擇的制造工藝有：

通用的

CMOS

工藝、

適宜高速大電流的

ECL

/

TTL，

即雙極(BiPolar)工藝、

將兩者相結(jié)合的BiCMOS

工藝和極高速的

GaAs

工藝等。

這些制造工藝在一段時(shí)期將同時(shí)并存。

然而對

ASIC

設(shè)計(jì)而言，

主流工藝還是

CMOS工藝。

當(dāng)然目前還有一種正在發(fā)展中的BCD(BiPolar+CMOS+DMOS(高壓))工藝。

2.2

雙

極

工

藝

簡化的標(biāo)準(zhǔn)雙極工藝如圖

2-4

所示。(a)

隱埋層擴(kuò)散。(b)

外延層生成。(c)

隔離擴(kuò)散。(d)

硼擴(kuò)散(基區(qū)擴(kuò)散)。(e)

磷擴(kuò)散(發(fā)射區(qū)擴(kuò)散)。

(f)

刻蝕：

將所有需引線地方的氧化層全部刻掉，

露出硅表面而形成引線歐姆洞。

(g)

鋁線的形成過程：

首先在整個(gè)硅片表面蒸一層鋁，

接著把不需要的地方的鋁再反刻掉，

這就形成了芯片內(nèi)部的內(nèi)連線。

最后還需要經(jīng)過鈍化，

即生長保護(hù)膜的過程。

圖

2-4

標(biāo)準(zhǔn)雙極型

IC

工藝流程

圖

2-4

標(biāo)準(zhǔn)雙極型

IC

工藝流程

圖

2-4

標(biāo)準(zhǔn)雙極型

IC

工藝流程

由典型的

PN結(jié)隔離的摻金

TTL

電路工藝制作的集成電路中的晶體管剖面圖如圖2-5所示，

它基本上由表面圖形(光刻掩膜)和雜質(zhì)濃度分布決定。圖

2-4

標(biāo)準(zhǔn)雙極型

IC

工藝流程

下面結(jié)合主要工藝流程來介紹雙極型集成電路中元器件的形成過程及其結(jié)構(gòu)。

1.

襯底選擇

對于典型的

PN結(jié)隔離雙極集成電路來說，

襯底一般選用

P型硅。

為了提高隔離結(jié)的擊穿電壓而又不使外延層在后續(xù)工藝中下推太多，

襯底電阻率選

ρ≈10Ω·cm。

2.

第一次光刻——N+

隱埋層擴(kuò)散孔光刻第一次光刻(即光

1)的掩膜板圖形及隱埋層擴(kuò)散后的芯片剖面圖如圖

2-6

所示。

由于集成電路中的晶體管是三結(jié)四層結(jié)構(gòu)，

集成電路中各元件的端點(diǎn)都從上表面引出，

并在上表面實(shí)現(xiàn)互連，

為了減小晶體管集電極的串聯(lián)電阻，

減小寄生

PNP管的影晌，

在制作元器件的外延層和襯底之間需要作

N+隱埋層。

圖

2-6

第一次光刻的掩膜板圖形及隱埋層擴(kuò)散后的芯片剖面圖

3.

外延層淀積

外延層淀積后的芯片剖面圖如圖

2-7

所示。

外延層淀積時(shí)應(yīng)考慮的設(shè)計(jì)參數(shù)主要是外延層電阻率

ρePi和外延層厚度

TePi。

為了使結(jié)電容

Cjb

、

Cjc小，

擊穿電壓

V(BR)CBO高，

以及在以后的熱處理過程中外延層下推的距離小，

ρePi應(yīng)選得高一些；

為了使集電極串聯(lián)電阻

rcs小和飽和壓降

VCES小，

又希望ρePi低一些。

這兩者是矛盾的，

需加以折中。

圖

2-7

外延層淀積后的芯片剖面圖

4.

第二次光刻——P+

隔離擴(kuò)散孔光刻隔離擴(kuò)散的目的是在硅襯底上形成許多孤立的外延層島，

以實(shí)現(xiàn)各元件間的電絕緣。實(shí)現(xiàn)隔離的方法很多，

有反偏

PN結(jié)隔離、

介質(zhì)隔離、

PN結(jié)—介質(zhì)混合隔離等。

各種隔離方法各有優(yōu)缺點(diǎn)。

由于反偏

PN結(jié)隔離的工藝簡單，

與元件制作工藝基本相容，

成為目前最常用的隔離方法，

但此方法的隔離擴(kuò)散溫度高(T

=

1175℃

)，

時(shí)間長(t

=

2.5

～

3

h)，

結(jié)深可達(dá)

5

～

7μm，

所以外推較大。

此工藝稱為標(biāo)準(zhǔn)隱埋集電極(

StandardBuried

Collecuor，SBC)隔離工藝。

在集成電路中，

P型襯底接最負(fù)電位，

以使隔離結(jié)處于反偏，

達(dá)到各島間電絕緣的目的。

隔離擴(kuò)散孔的掩膜板圖形及隔離擴(kuò)散后的芯片剖面如圖

2-8

所示。

圖

2-8

隔離擴(kuò)散

5.

第三次光刻——P型基區(qū)擴(kuò)散孔光刻

此次光刻決定

NPN管的基區(qū)以及基區(qū)擴(kuò)散電阻的圖形。

基區(qū)擴(kuò)散孔的掩膜板圖形及基區(qū)擴(kuò)散后的芯片剖面如圖

2-9

所示。

圖

2-9

基區(qū)擴(kuò)散

6.

第四次光刻——N+

發(fā)射區(qū)擴(kuò)散孔光刻此次光刻還包括集電極和

N型電阻的接觸孔，

以及外延層的反偏孔。

由于

Al

和

N型硅的接觸，

只有當(dāng)

N型硅的雜質(zhì)濃度

NP大于等于

1019cm－3時(shí)，

才能形成歐姆接觸，

所以必須進(jìn)行集電極接觸孔

N+擴(kuò)散。

此次光刻的掩膜板圖形和

N+發(fā)射區(qū)擴(kuò)散后的芯片剖面如圖

2-10

所示。

圖

2-10

N+發(fā)射區(qū)和引線接觸區(qū)擴(kuò)散

7.

第五次光刻——引線接觸孔光刻

此次光刻的掩膜板圖形如圖

2-11

所示。圖

2-11

引線接觸孔圖形(陰影區(qū))

8.

第六次光刻——金屬化內(nèi)連線光刻

此次光刻的掩膜板圖形及反刻鋁形成金屬化內(nèi)連線后的芯片復(fù)合圖及剖面圖如圖2-12所示。

圖

2-12

金屬化內(nèi)連線

圖

2-13

給出了在雙極型模擬電路中使用的放大管和雙極型數(shù)字電路中使用的開關(guān)管的工藝復(fù)合圖。

由圖可見，

模擬電路中的放大管的版圖面積比數(shù)字集成電路中用的開關(guān)管的面積大，

這是由于模擬電路的電源電壓高，

要求放大管的擊穿電壓

V(BR)CBO高，

所以選用外延層的電阻率

ρePi較高、

厚度

TePi較厚、

結(jié)深χjc較深；

于是耗盡區(qū)寬度增加，

橫向擴(kuò)散嚴(yán)重，

因而使晶體管的版圖面積增大。

圖

2-13

集成電路中雙極型晶體管的復(fù)合工藝圖(圖中各數(shù)字均以μm

為單位)

2.3

CMOS

工藝

MOS

集成電路由于其有源元件導(dǎo)電溝道的不同，

又可分為

PMOS

集成電路、

NMOS

集成電路和

CMOS

集成電路。

各種

MOS

集成電路的制造工藝不盡相同。

MOS

集成電路制造工藝根據(jù)柵極的不同可分為鋁柵工藝(柵極為鋁)和硅柵工藝(柵極為摻雜多晶硅)。由于

CMOS

集成電路具有靜態(tài)功耗低、

電源電壓范圍寬、

輸出電壓幅度寬(無閾值損失)，

且具有高速度、

高密度的潛力，

又可與

TTL

電路兼容，

所以使用比較廣泛。

下面介紹幾種常用的

CMOS

集成電路的工藝及其元器件的形成過程。

1.

P阱硅柵

CMOS

工藝

典型的

P阱硅柵

CMOS

工藝從襯底清洗到中間測試，

總共

50

多道工序，

需要

5

次離子注入，

連同刻鈍化窗口，

共

10

次光刻。

下面結(jié)合主要工藝流程(5

次離子注入、

10

次光刻)來介紹

P阱硅柵

CMOS

集成電路中元件的形成過程。

(1)

光I——阱區(qū)光刻，

刻出阱區(qū)注入孔(圖

2-14(a))。

(2)

阱區(qū)注入及推進(jìn)，

形成阱區(qū)(圖

2-14(b))。

(3)

去除

SiO2

，

長薄氧，

長

Si3N4(

圖

2-14(c))。

(4)

光Ⅱ——有源區(qū)光刻，

刻出

P管、

N管的源區(qū)、

漏區(qū)和柵區(qū)(圖

2-14(d))。

(5)

光Ⅲ——N管場區(qū)光刻，

刻出

N管場區(qū)注入孔。

N管場區(qū)注入，

以提高場開啟，減少閂鎖效應(yīng)及改善阱的接觸(圖

2-14(e))。

(6)

生長場氧，

漂去

SiO2-及

Si3N4(圖

2-14(f))，

然后生長柵氧。

(7)

光IV——P管區(qū)光刻(用光I的負(fù)版)。

P管區(qū)注入，

調(diào)節(jié)

PMOS

管的開啟電壓(圖2-14(g))，

然后長多晶。

(8)

光V——多晶硅光刻，

形成多晶硅柵及多晶硅電阻(圖

2-14(h))。

(9)

光VI——P+區(qū)光刻，

刻去

P管區(qū)上的膠。

P+區(qū)注入，

形成

PMOS

管的源區(qū)、

漏區(qū)及

P+保護(hù)環(huán)(圖

2-14(i))。

(10)

光Ⅶ——N+

區(qū)光刻，

刻去

N+

區(qū)上的膠(可用光VI的負(fù)版)。

N+

區(qū)注入，

形成NMOS

管的源區(qū)、

漏區(qū)及

N+保護(hù)環(huán)(圖

2-14(j))。

(11)

長

PSG

(圖

2-14(k))。

(12)

光Ⅷ——引線孔光刻。

可在生長磷硅玻璃后先開一次孔，

然后在磷硅玻璃回流及結(jié)注入推進(jìn)后再開第二次孔(圖

2-14(l))。

(13)

光IX——鋁引線光刻。

(14)

光X——壓焊塊光刻(圖

2-14(m))。

圖

2-14

是

P阱硅柵

CMOS

反相器的工藝流程及芯片剖面示意圖。

圖

2-14

P阱硅柵

CMOS

反相器工藝流程及芯片剖面示意圖

圖

2-14

P阱硅柵

CMOS

反相器工藝流程及芯片剖面示意圖

2.

N阱硅柵

CMOS

工藝

N阱

CMOS

工藝的優(yōu)點(diǎn)之一是可以利用傳統(tǒng)的

NMOS

工藝，

只要對現(xiàn)有的

NMOS

工藝作一些改進(jìn)，

就可以形成

N阱工藝。

圖

2-15

是典型的

N阱硅柵

CMOS

反相器的工藝流程及芯片剖面的示意圖。

由圖可見其工藝制造步驟類似于

P阱

CMOS

工藝(除了采用

N阱外)。

第一步是確定

N阱區(qū)，

第二步是低劑量的磷注入，

然后在高溫下擴(kuò)散推進(jìn)，

形成

N阱。

接下來的步驟是確定器件的位置和其他擴(kuò)散區(qū)→生長場氧化層→生長柵氧化層→長多晶硅→刻多晶硅柵→淀積

CVD

氧化層→光刻引線接觸孔→進(jìn)行金屬化。

圖

2-15

N阱硅柵

CMOS

反相器工藝流程、

芯片剖面及器件形成過程示意圖

圖

2-15

N阱硅柵

CMOS

反相器工藝流程、

芯片剖面及器件形成過程示意圖

3.

雙阱硅柵

CMOS

工藝

雙阱

CMOS

工藝為

P溝道

MOS

管和

N溝道

MOS

管提供了可各自獨(dú)立優(yōu)化的阱區(qū)，

因此，

與傳統(tǒng)的

P阱工藝相比，

可以做出性能更好的

N溝道

MOS

管(較低的電容，

較小的襯底偏置效應(yīng))。

同樣，

P溝道

MOS

管的性能也比

N阱工藝的好。

通常，

雙阱

CMOS

工藝采用的廉價(jià)材料是在

N+或

P+襯底上外延一層輕摻雜的外延層，以防止閂鎖效應(yīng)。

其工藝流程除了阱的形成(此時(shí)要分別形成

P阱和

N阱)這一步外，

其余都與P阱工藝類似。

主要步驟如下：

(1)

光I——確定阱區(qū)。

(2)

N阱注入和選擇氧化。

(3)

P阱注入。

(4)

推進(jìn)，

形成

N阱、

P阱。

(5)

場區(qū)氧化。

(6)

光Ⅱ——確定需要生長柵氧化層的區(qū)域。

(7)

生長柵氧化層。

(8)

光Ⅲ——確定注B+(調(diào)整

P溝道器件的開啟電壓)區(qū)域，

注B+。

(9)

淀積多晶硅，

多晶硅摻雜。

(10)

光IV——形成多晶硅圖形。

(11)

光V——確定

P+區(qū)域，

注B形成

P+區(qū)。

(12)

光VI——確定

N+區(qū)，

注磷形成

N+區(qū)。

(13)

LPCVD——生長二氧化硅層。

(14)

光Ⅶ——刻蝕接觸孔。

(15)

淀積鋁。

(16)

光Ⅷ——反刻鋁形成鋁連線。

圖

2-16

為雙阱硅柵

CMOS

反相器的版圖和芯片剖面示意圖。

圖

2-16

雙阱硅柵

CMOS

反相器的版圖和芯片剖面示意圖

CMOS

制造工藝進(jìn)展的標(biāo)志是以能夠加工的半導(dǎo)體層最細(xì)線條寬度作為特征尺寸。

按照特征尺寸的不同，CMOS

工藝可分為以下幾種：

?微米級(M)——1.0μm

以上，

系統(tǒng)時(shí)鐘頻率在

40

MHz

以下，

集成度規(guī)模在

20

萬門以下；

?亞微米級(SM)——0.6μm

左右，

系統(tǒng)時(shí)鐘頻率在

100

MHz

以下，

集成度規(guī)模在

50萬門以下；

?深亞微米級(DSM)——0.35μm

以下，

系統(tǒng)時(shí)鐘頻率在

100

MHz

以上，

集成度規(guī)模在

100

萬門以上；

?超深亞微米級(VDSM)——0.18μm

以下，

系統(tǒng)時(shí)鐘頻率在

200

MHz

以下，

集成度規(guī)模在

500

萬門以上。

在設(shè)計(jì)

ASIC

時(shí)，

設(shè)計(jì)師可以根據(jù)

ASIC

的應(yīng)用要求，

選擇合適的工藝。

2.4BiCMOS

工藝

2.4.1

以

CMOS

工藝為基礎(chǔ)的BiCMOS

工藝1.

以

P阱

CMOS

為基礎(chǔ)的BiCMOS

工藝此工藝出現(xiàn)較早，

其基本結(jié)構(gòu)如圖

2-17

所示。

它以

P阱作為

NPN管的基區(qū)，

以

N+襯底作為

NPN管的集電區(qū)，

以

N+源、

漏擴(kuò)散(或注入)作為

NPN管的發(fā)射區(qū)擴(kuò)散及集電極的接觸擴(kuò)散。

這種結(jié)構(gòu)的主要優(yōu)點(diǎn)是：

①

工藝簡單；

②

MOS

晶體管的開啟電壓可通過一次離子注入進(jìn)行調(diào)整；

③

NPN管自隔離。

但由圖可見，

此種結(jié)構(gòu)中

NPN管的基區(qū)太寬，

基極和集電極串聯(lián)電阻太大。

另外，

NPN管和

PMOS

管共襯底，

限制了

NPN管的使用。

圖

2-17

以

P阱

CMOS

工藝為基礎(chǔ)的BiCMOS

器件剖面圖

為了克服上述缺點(diǎn)，

可對此結(jié)構(gòu)作如下修改：

(1)

用

NN外延襯底，

以降低

NPN管的集電極串聯(lián)電阻。

(2)

增加一次掩膜進(jìn)行基區(qū)注入、

推進(jìn)，

以減小基區(qū)寬度和基極串聯(lián)電阻。

(3)

采用多晶硅發(fā)射極，

以提高速度。

(4)

在

P阱中制作橫向

NPN管，

提高

NPN管的使用范圍。

2.

以

N阱

CMOS

為基礎(chǔ)的BiCMOS

工藝

此工藝中的雙極器件與

PMOS

管一樣，

是在

N阱中形成的。

其結(jié)構(gòu)如圖

2-18

(a)所示。

這種結(jié)構(gòu)的主要缺點(diǎn)是

NPN管的集電極串聯(lián)電阻

rcs太大，

影響了雙極器件的性能，

特別是驅(qū)動(dòng)能力。

若以

PSi

為襯底，

并在

N阱下設(shè)置

N+埋層，

然后進(jìn)行

P型外延，

如圖

2-18(b)所示，

則可使

NPN管的集電極串聯(lián)電阻

rcs減小到原來的

1

/

6

到

1

/

5。

而且可以使CMOS

器件的抗閂鎖性能大大提高。

圖

2-18

以

N阱

CMOS

為基礎(chǔ)的BiCMOS

結(jié)構(gòu)

2.4.2

以雙極工藝為基礎(chǔ)的BiCMOS

工藝

1.

以雙極工藝為基礎(chǔ)的

P阱BiCMOS

工藝

在以

CMOS

工藝為基礎(chǔ)的BiCMOS

工藝中，

影響B(tài)iCMOS

電路性能的主要是雙極型器件。

顯然，

若以雙極工藝為基礎(chǔ)，

對提高雙極型器件的性能是有利的。

圖

2-19

是以典型的PN結(jié)隔離雙極型工藝為基礎(chǔ)的

P阱BiCMOS

器件結(jié)構(gòu)的剖面示意圖，

它采用

P型襯底、N+埋層、

N型外延層，

在外延層上形成

P阱結(jié)構(gòu)。

圖

2-19

三種以

PN結(jié)隔離雙極型工藝為基礎(chǔ)的

P阱BiCMOS

器件結(jié)構(gòu)剖面圖

圖

2-19

三種以

PN結(jié)隔離雙極型工藝為基礎(chǔ)的

P阱BiCMOS

器件結(jié)構(gòu)剖面圖

2.

以雙極工藝為基礎(chǔ)的雙阱BiCMOS

工藝

以雙極工藝為基礎(chǔ)的

P阱BiCMOS

工藝雖然得到了較好的雙極器件性能，

但是

CMOS器件的性能不夠理想。

為了進(jìn)一步提高BiCMOS

電路的性能，

滿足雙極和

CMOS

兩種器件的不同要求，

可采用圖

2-20

所示的以雙極工藝為基礎(chǔ)的雙隱埋層、

雙阱結(jié)構(gòu)的BiCMOS工藝。

這種結(jié)構(gòu)的特點(diǎn)是采用

N+及

P+雙隱埋層雙阱結(jié)構(gòu)，

采用薄外延層來實(shí)現(xiàn)雙極器件的高截止頻率和窄隔離寬度。

此外，

利用

CMOS

工藝的第二層多晶硅做雙極器件的多晶硅發(fā)射極，

不必增加工藝就能形成淺結(jié)和小尺寸發(fā)射極。

圖

2-20

以雙極工藝為基礎(chǔ)的雙隱埋層雙阱BiCMOS

工藝的器件結(jié)構(gòu)剖面圖

2.5BCD

工藝的發(fā)展趨勢

1.高壓BCD高壓BCD

主要的電壓范圍是

500

～

700

V，

目前用來制造

LDMOS

的唯一方法為RESURF技術(shù)，

原意為降低表面電場(reduced

surfacefield)，

是

1979

年由

J.A.APPles

等人提出的。

它利用輕摻雜的外延層制作器件，

使表面電場分布更