門(mén)電路和組合邏輯電路掌握與門(mén)、或門(mén)、非門(mén)、與非門(mén)和異或門(mén)等的邏輯功能，了解TTL與非門(mén)及其電壓傳輸特性和主要參數(shù)，了解CMOS門(mén)電路的特點(diǎn)，了解三態(tài)門(mén)和集電極開(kāi)路門(mén)電路的作用；掌握邏輯函數(shù)的表示方法，并能應(yīng)用邏輯代數(shù)運(yùn)算法則和卡諾圖化簡(jiǎn)邏輯函數(shù)；能分析和設(shè)計(jì)簡(jiǎn)單的組合邏輯電路。教學(xué)要求第2頁(yè),共57頁(yè)，2024年2月25日，星期天與門(mén)、或門(mén)、非門(mén)、與非門(mén)、異或門(mén)的邏輯功能，TTL集成與非門(mén)的電壓傳輸特性和主要參數(shù)，三態(tài)門(mén)的概念和作用，邏輯代數(shù)的基本運(yùn)算法則，分析、綜合（設(shè)計(jì)）簡(jiǎn)單的組合邏輯電路基本方法。了解加法器、8421編碼器和二進(jìn)制譯碼器的工作原理。重點(diǎn)難點(diǎn)TTL集成與非門(mén)的電壓傳輸特性和主要參數(shù)。學(xué)時(shí)數(shù)講課4學(xué)時(shí)，習(xí)題1學(xué)時(shí)。第3頁(yè),共57頁(yè)，2024年2月25日，星期天

模擬信號(hào)：電信號(hào)在時(shí)間上或數(shù)值上是連續(xù)變化的，如溫度和速度。

模擬電路：處理模擬信號(hào)的電路。

數(shù)字電路：處理數(shù)字信號(hào)的電路。

數(shù)字信號(hào)：電信號(hào)在時(shí)間上和數(shù)值上都是不連續(xù)變化的，即所謂離散的，如尖頂波、矩形波。第4頁(yè),共57頁(yè)，2024年2月25日，星期天脈沖是一種躍變信號(hào)，并且持續(xù)時(shí)間短暫。在數(shù)字電路中，信號(hào)（電壓和電流）是脈沖的。20.1

脈沖信號(hào)尖頂波矩形波第5頁(yè),共57頁(yè)，2024年2月25日，星期天脈沖幅度A：脈沖信號(hào)變化的最大值。

脈沖上升時(shí)間tr

：從脈沖幅度的10%上升到90%所需的時(shí)間。

脈沖下降時(shí)間tf：從脈沖幅度的90%下降到10%所需的時(shí)間。以矩形波為例說(shuō)明脈沖信號(hào)波形的一些參數(shù)20.1脈沖信號(hào)A0.9A0.1Atrtf第6頁(yè),共57頁(yè)，2024年2月25日，星期天

脈沖周期T：周期性脈沖信號(hào)相鄰兩個(gè)上升沿（或下降沿）的脈沖幅度的10%兩點(diǎn)之間的時(shí)間間隔。

脈沖寬度tp：從上升沿的脈沖幅度的50%到下降沿的脈沖幅度的50%所需的時(shí)間。20.1脈沖信號(hào)脈沖頻率

f

：?jiǎn)挝粫r(shí)間的脈沖數(shù)。TA0.9A0.1Atrtf0.5Atp第7頁(yè),共57頁(yè)，2024年2月25日，星期天脈沖信號(hào)正脈沖：脈沖躍變后的值比初始值高。負(fù)脈沖：脈沖躍變后的值比初始值低。例：正脈沖負(fù)脈沖

在數(shù)字電路中，通常根據(jù)脈沖信號(hào)的有無(wú)、個(gè)數(shù)、寬度和頻率進(jìn)行工作，所以抗干擾能力較強(qiáng)（干擾往往只影響脈沖幅度），準(zhǔn)確度較高。20.1脈沖信號(hào)0+3V0-3V0+3V0-3V第8頁(yè),共57頁(yè)，2024年2月25日，星期天在數(shù)字電路中，門(mén)電路是最基本的邏輯元件。20.2.1

邏輯門(mén)電路的基本概念

基本邏輯門(mén)電路有與門(mén)、或門(mén)和非門(mén)。20.2

基本門(mén)電路及其組合

所謂“門(mén)”，就是一種開(kāi)關(guān)，在一定條件下它能允許信號(hào)通過(guò)，條件不滿足，信號(hào)就通不過(guò)。門(mén)電路的輸入信號(hào)與輸出信號(hào)之間存在一定的邏輯關(guān)系，所以門(mén)電路又稱為邏輯門(mén)電路。第9頁(yè),共57頁(yè)，2024年2月25日，星期天⒈與邏輯

與邏輯：只有決定事物結(jié)果的全部條件同時(shí)具備時(shí)，結(jié)果才會(huì)發(fā)生。⒉或邏輯

或邏輯：在決定事物結(jié)果的幾個(gè)條件中只要有一個(gè)或一個(gè)以上條件具備時(shí)，結(jié)果就會(huì)發(fā)生。20.2基本門(mén)電路及其組合邏輯表達(dá)式：邏輯表達(dá)式：+-YAB+-YAB第10頁(yè),共57頁(yè)，2024年2月25日，星期天⒊非邏輯非邏輯：條件具備了，結(jié)果不發(fā)生；而條件不具備時(shí)，結(jié)果卻發(fā)生了。在分析邏輯電路時(shí)只用兩種相反的工作狀態(tài)，并用1和0來(lái)代表。

門(mén)電路的輸入信號(hào)和輸出信號(hào)都是用電位(電平)的高低來(lái)表示，而電位的高低則用1和0兩種狀態(tài)來(lái)區(qū)別。20.2基本門(mén)電路及其組合+-YAR邏輯表達(dá)式：正邏輯系統(tǒng)：規(guī)定高電位為1，低電位為0；負(fù)邏輯系統(tǒng)：規(guī)定高電位為0，低電位為1。第11頁(yè),共57頁(yè)，2024年2月25日，星期天⒈二極管與門(mén)電路⑴電路⑶邏輯功能當(dāng)輸入變量A和B全為1時(shí)，輸出變量Y為1。當(dāng)輸入變量A和B不全為1時(shí)，輸出變量Y為0；0020.2.2

分立元件基本邏輯門(mén)電路20.2基本門(mén)電路及其組合+5VRDAABYDB01101100010V0V0V3V0V0V0V3V0V3V3V3VABY⑵與門(mén)邏輯狀態(tài)表第12頁(yè),共57頁(yè)，2024年2月25日，星期天⑷邏輯關(guān)系式

⑸邏輯符號(hào)例：20.2基本門(mén)電路及其組合&ABYABY第13頁(yè),共57頁(yè)，2024年2月25日，星期天當(dāng)輸入變量A和B全為0時(shí)，輸出變量Y為0。當(dāng)輸入變量A和B只要有一個(gè)為1時(shí)，輸出變量Y為1；20.2基本門(mén)電路及其組合⒉二極管或門(mén)電路⑴電路⑶邏輯功能00ABY⑵或門(mén)邏輯狀態(tài)表0110110111RDAABYDB0V0V3V0V0V3V3V3V0V3V3V3V第14頁(yè),共57頁(yè)，2024年2月25日，星期天20.2基本門(mén)電路及其組合⑷邏輯關(guān)系式

⑸邏輯符號(hào)例：≥1ABYABY第15頁(yè),共57頁(yè)，2024年2月25日，星期天20.2基本門(mén)電路及其組合輸出變量Y與輸入變量A反相。⒊晶體管非門(mén)電路⑴電路⑶邏輯功能0110AY⑵非門(mén)邏輯狀態(tài)表-UBBAYRBRCRKT+12V0V12V3V截止0.3V飽和非門(mén)電路也稱為反相器。第16頁(yè),共57頁(yè)，2024年2月25日，星期天20.2基本門(mén)電路及其組合⑷邏輯關(guān)系式

⑸邏輯符號(hào)例：A1AYY第17頁(yè),共57頁(yè)，2024年2月25日，星期天⒈與非門(mén)電路20.2.3

基本邏輯門(mén)電路的組合20.2基本門(mén)電路及其組合&AB1Y&ABY⑷邏輯關(guān)系式

⑴邏輯圖⑵邏輯符號(hào)⑶邏輯功能當(dāng)輸入變量有一個(gè)或幾個(gè)為0時(shí)，輸出為1。當(dāng)輸入變量全為1時(shí)，輸出為0；第18頁(yè),共57頁(yè)，2024年2月25日，星期天20.2基本門(mén)電路及其組合⒉或非門(mén)電路≥1AB1Y≥1ABY⑷邏輯關(guān)系式

⑴邏輯圖⑵邏輯符號(hào)⑶邏輯功能當(dāng)輸入變量有一個(gè)或幾個(gè)為1時(shí)，輸出為0。當(dāng)輸入變量全為0時(shí)，輸出為1；第19頁(yè),共57頁(yè)，2024年2月25日，星期天20.2基本門(mén)電路及其組合⒊與或非門(mén)電路⑴邏輯圖⑵邏輯符號(hào)⑶邏輯關(guān)系式&ABCD&≥11Y≥1ABY&&CD第20頁(yè),共57頁(yè)，2024年2月25日，星期天20.3

TTL門(mén)電路分立元件門(mén)電路：由二極管、晶體管組成的門(mén)電路。

集成門(mén)電路：具有高可靠性和微型化等優(yōu)點(diǎn)。在數(shù)字電路中，應(yīng)用最普遍的門(mén)電路是與非門(mén)電路。第21頁(yè),共57頁(yè)，2024年2月25日，星期天20.3TTL門(mén)電路20.3.1TTL與非門(mén)電路UCCAR1D1D2R2R3R4BT1T2T3T4D3Y+5V&ABYTTL與非門(mén)電路及其邏輯符號(hào)R1+5VE1E2C1B1多發(fā)射極晶體管R1E1E2+5VC1T1第22頁(yè),共57頁(yè)，2024年2月25日，星期天20.3TTL門(mén)電路UCCAR1D1D2R2R3R4BT1T2T3T4D3Y+5V⒈輸入端不全為1的情況當(dāng)輸入端A和B至少有一個(gè)為0（約為0.3V）時(shí)，則VB1≈(0.3＋0.7＝)1V，它不足以向T2提供正向基極電流，所以T2截止，以致T4也截止。由于VC2≈5V，所以T3導(dǎo)通，則VY＝5－R2IB3－UBE3－UD3VY＝5－0.7－0.7＝3.6V即Y=1

由于T4截止，當(dāng)接負(fù)載后，有電流從UCC經(jīng)R4流向每個(gè)負(fù)載門(mén)，這種電流稱為拉電流。第23頁(yè),共57頁(yè)，2024年2月25日，星期天20.3TTL門(mén)電路UCCAR1D1D2R2R3R4BT1T2T3T4D3Y+5V⒉輸入端全為1的情況當(dāng)輸入端A和B全為1(約為3.6V)時(shí)，T1的兩個(gè)發(fā)射結(jié)都反偏，因?yàn)閂B1(＝2.1V)<VE1(＝3.6V)，則T2、T4飽和導(dǎo)通。VC2＝UCE2＋UBE4＝0.3＋0.7＝1V即Y=0

因T3截止，當(dāng)接負(fù)載后T4的集電極電流全部由外接負(fù)載門(mén)灌入，這種電流稱為灌電流。所以VY＝0.3V顯然T3的基極電位不足以使T3和D3導(dǎo)通，所以T3截止。第24頁(yè),共57頁(yè)，2024年2月25日，星期天20.3TTL門(mén)電路所以TTL門(mén)電路具有與非邏輯功能，即⒊輸出高電平電壓UOH和輸出低電平電壓UOL0.32.73.60.51.31.420UO/VUI/VABCDETTL與非門(mén)的電壓傳輸特性將某一輸入端的電壓由零逐漸增大，而將其它輸入端接電源正極保持恒定高電位。

閾值電壓(或稱門(mén)檻電壓)UT：輸出高電平轉(zhuǎn)為低電平時(shí)所對(duì)應(yīng)的輸入電壓。本圖UT=1.4V。

輸出高電平電壓UOH：對(duì)應(yīng)于AB段的輸出電壓。

輸出低電平電壓UOL：對(duì)應(yīng)于DE段的輸出電壓。第25頁(yè),共57頁(yè)，2024年2月25日，星期天20.3TTL門(mén)電路⒋扇出系數(shù)NO指一個(gè)與非門(mén)能帶同類門(mén)的最大數(shù)目，它表示帶負(fù)載能力。⒌平均傳輸延遲時(shí)間tpd在與非門(mén)輸入端加上一個(gè)脈沖電壓，則輸出電壓將有一定的時(shí)間延遲。tpd1：上升延遲時(shí)間tpd2：下降延遲時(shí)間tpd1tpd250%50%輸入波形輸出波形第26頁(yè),共57頁(yè)，2024年2月25日，星期天20.3TTL門(mén)電路⒍輸入高電平電流IIH和輸入低電平電流IIL

輸入高電平電流IIH：當(dāng)某一輸入端接高電平、其余輸入端接低電平時(shí)，流入該輸入端的電流。UCCAR1D1D2R2R3R4BT1T2T3T4D3Y+5V當(dāng)輸入為負(fù)電壓時(shí)，為防止發(fā)射極電流過(guò)大，用D1、D2使輸入端電壓鉗位在0V附近，起保護(hù)作用。

輸入低電平電流IIL：當(dāng)某一輸入端接低電平、其余輸入端接高電平時(shí)，從該輸入端流出的電流。第27頁(yè),共57頁(yè)，2024年2月25日，星期天20.3TTL門(mén)電路20.3.2

三態(tài)輸出與非門(mén)電路AR1DR2R3R4BT1T2T3T4D3Y+5VE&AEYBEN△&AEYBEN△當(dāng)控制端（或稱使能端）E=1時(shí)，三態(tài)門(mén)的輸出狀態(tài)決定于輸入端A、B的狀態(tài)，實(shí)現(xiàn)與非邏輯關(guān)系，此時(shí)電路處于工作狀態(tài)。當(dāng)E=0時(shí)，T2、T3、T4都截止，輸出端開(kāi)路而處于高阻狀態(tài)。若在E端串接一非門(mén)，則狀態(tài)與之相反。第28頁(yè),共57頁(yè)，2024年2月25日，星期天20.3TTL門(mén)電路三態(tài)門(mén)最重要的一個(gè)用途：實(shí)現(xiàn)用一根導(dǎo)線輪流傳送幾個(gè)不同的數(shù)據(jù)或控制信號(hào)，這根導(dǎo)線稱為母線（或總線）。&A1EN△B1E1&A2EN△B2E2&A3EN△B3E3例：只要讓各門(mén)的控制端輪流處于高電平，即任何時(shí)間只能有一個(gè)三態(tài)門(mén)處于工作狀態(tài)，而其余三態(tài)門(mén)均處于高阻狀態(tài)，這樣，總線就會(huì)輪流接受各三態(tài)門(mén)的輸出。用總線來(lái)傳送數(shù)據(jù)或信號(hào)的方法在計(jì)算機(jī)中被廣泛采用。第29頁(yè),共57頁(yè)，2024年2月25日，星期天20.4CMOS門(mén)電路

MOS門(mén)電路：由絕緣柵場(chǎng)效晶體管組成。

優(yōu)點(diǎn)：它具有制造工藝簡(jiǎn)單，集成度高，功耗低，抗干擾能力強(qiáng)。

缺點(diǎn)：工作速度較低。

CMOS門(mén)電路：是一種互補(bǔ)對(duì)稱場(chǎng)效晶體管集成電路，目前應(yīng)用最多。第30頁(yè),共57頁(yè)，2024年2月25日，星期天20.4CMOS門(mén)電路20.4.1CMOS非門(mén)電路（CMOS反相器）GDSAGSDYT1T2+UDDP溝道N溝道當(dāng)輸入A為1(約為UDD)時(shí)，T1的柵-源電壓大于開(kāi)啟電壓，導(dǎo)通；T2的柵-源電壓小于開(kāi)啟電壓的絕對(duì)值，截止。這時(shí)，T2的電阻比T1高得多，電源電壓主要降在T2上，故Y=0(約為0V)

。當(dāng)輸入A為0(約為0V)時(shí)，T1截止，T2導(dǎo)通。這時(shí)，電源電壓主要降在T1上，故Y=1(約為UDD)

。第31頁(yè),共57頁(yè)，2024年2月25日，星期天20.4CMOS門(mén)電路20.4.2CMOS與非門(mén)電路當(dāng)輸入A、B全為1時(shí)，T1和T2的都導(dǎo)通，電阻很低；T3和T4截止，電阻很高。這時(shí)，電源電壓主要降在負(fù)載管上，故Y=0

。當(dāng)輸入至少有一個(gè)為0時(shí)，則T1和T2截止，相應(yīng)的負(fù)載管導(dǎo)通，因此負(fù)載管的總電阻很低，驅(qū)動(dòng)管的總電阻很高。這時(shí)，電源電壓主要降在T1、T2上，故Y=1

。GDSAGSDYT1T4+UDDGDST3GSDT2B第32頁(yè),共57頁(yè)，2024年2月25日，星期天20.4CMOS門(mén)電路20.4.3CMOS或非門(mén)電路當(dāng)輸入A、B至少有一個(gè)為1時(shí)，輸出Y=0

。當(dāng)輸入全為0時(shí)，輸出Y=1

。GDSAGSDYT2T4+UDDGDST3GSDT1B總結(jié)：與非門(mén)的輸入端愈多，串聯(lián)的驅(qū)動(dòng)管也愈多，導(dǎo)通時(shí)的總電阻就愈大，輸出低電平值將會(huì)因輸入端的增多而提高，所以輸入端不能太多。而或非門(mén)電路的驅(qū)動(dòng)管是并聯(lián)的，不存在此問(wèn)題，所以在MOS電路中，或非門(mén)用得較多。第33頁(yè),共57頁(yè)，2024年2月25日，星期天

邏輯代數(shù)或稱布爾代數(shù)，它是分析與設(shè)計(jì)邏輯電路的數(shù)學(xué)工具。它雖然和普通代數(shù)一樣也用字母表示變量，但變量的取值只有1和0兩種，所謂邏輯1和邏輯0，代表兩種相反的邏輯狀態(tài)。邏輯代數(shù)所表示的是邏輯關(guān)系，不是數(shù)量關(guān)系，這是它與普通代數(shù)本質(zhì)上的區(qū)別。20.5.1

邏輯代數(shù)運(yùn)算法則20.5邏輯代數(shù)第34頁(yè),共57頁(yè)，2024年2月25日，星期天交換律基本運(yùn)算法則20.5邏輯代數(shù)結(jié)合律第35頁(yè),共57頁(yè)，2024年2月25日，星期天分配律證：20.5邏輯代數(shù)吸收律證：第36頁(yè),共57頁(yè)，2024年2月25日，星期天證：20.5邏輯代數(shù)證：反演律(摩根定律)第37頁(yè),共57頁(yè)，2024年2月25日，星期天20.5.2

邏輯函數(shù)的表示方法例：有一T形走廊，在相會(huì)處有一路燈，在進(jìn)入走廊的A、B、C三地各有控制開(kāi)關(guān)，都能獨(dú)立進(jìn)行控制。任意閉合一個(gè)開(kāi)關(guān)，燈亮；任意閉合兩個(gè)開(kāi)關(guān)，燈滅；三個(gè)開(kāi)關(guān)同時(shí)閉合，燈亮。設(shè)A、B、C代表三個(gè)開(kāi)關(guān)（輸入變量），開(kāi)關(guān)閉合其狀態(tài)為1，斷開(kāi)為0；燈亮Y（輸出變量）為1，燈滅為0。分別用四種方法表示邏輯函數(shù)Y。20.5邏輯代數(shù)邏輯函數(shù)常用邏輯狀態(tài)表、邏輯式、邏輯圖和卡諾圖四種方法表示。第38頁(yè),共57頁(yè)，2024年2月25日，星期天⒈邏輯狀態(tài)表20.5邏輯代數(shù)

A

B

C

Y00110101100100000110101011001111例：有一T形走廊，在相會(huì)處有一路燈，在進(jìn)入走廊的A、B、C三地各有控制開(kāi)關(guān)，都能獨(dú)立進(jìn)行控制。任意閉合一個(gè)開(kāi)關(guān)，燈亮；任意閉合兩個(gè)開(kāi)關(guān)，燈滅；三個(gè)開(kāi)關(guān)同時(shí)閉合，燈亮。設(shè)A、B、C代表三個(gè)開(kāi)關(guān)（輸入變量），開(kāi)關(guān)閉合其狀態(tài)為1，斷開(kāi)為0；燈亮Y（輸出變量）為1，燈滅為0。分別用四種方法表示邏輯函數(shù)Y。用輸入、輸出變量的邏輯狀態(tài)（1或0）以表格形式來(lái)表示邏輯函數(shù)。若有n個(gè)輸入變量，則有2n種組合。第39頁(yè),共57頁(yè)，2024年2月25日，星期天⒉邏輯式①取Y=1(或Y=0

)列邏輯式用與、或、非等運(yùn)算來(lái)表達(dá)邏輯函數(shù)的表達(dá)式。⑴由邏輯狀態(tài)表寫(xiě)出邏輯式20.5邏輯代數(shù)

A

B

C

Y00110101100100000110101011001111②對(duì)一種組合而言，輸入變量之間是與邏輯關(guān)系。

對(duì)應(yīng)于Y=1，若輸入變量為1，則取其原變量(如A)；若輸入變量為0，則取其反變量(如)。而后取乘積項(xiàng)。如：第40頁(yè),共57頁(yè)，2024年2月25日，星期天反之，也可以由邏輯式列出邏輯狀態(tài)表。20.5邏輯代數(shù)

A

B

C

Y00110101100100000110101011001111③各種組合之間是或邏輯關(guān)系，取乘積項(xiàng)之和。如：例：

A

B

C

Y00100100100000000111101111011111第41頁(yè),共57頁(yè)，2024年2月25日，星期天⑵最小項(xiàng)

設(shè)A，B，C是三個(gè)輸入變量，有八種組合，相應(yīng)的乘積項(xiàng)（即最小項(xiàng)）也有八個(gè)：n個(gè)輸入變量有2n個(gè)最小項(xiàng)①每項(xiàng)都含有三個(gè)輸入變量，每個(gè)變量是它的一個(gè)因子；20.5邏輯代數(shù)②每項(xiàng)中每個(gè)因子或以原變量（A，B，C）的形式或以反變量（，，

）的形式出現(xiàn)一次。第42頁(yè),共57頁(yè)，2024年2月25日，星期天例：寫(xiě)出Y=AB+BC+CA的最小項(xiàng)邏輯式。解：

同一個(gè)邏輯函數(shù)可以用不同的邏輯式來(lái)表達(dá)，但由最小項(xiàng)組成的與或邏輯式則是唯一的，而邏輯狀態(tài)表是用最小項(xiàng)表示的，因而也是唯一的。20.5邏輯代數(shù)第43頁(yè),共57頁(yè)，2024年2月25日，星期天⒊邏輯圖一般由邏輯式畫(huà)出邏輯圖。因?yàn)檫壿嬍讲皇俏ㄒ坏?，所以邏輯圖也不是唯一的。20.5邏輯代數(shù)＆≥1111AYBC＆＆＆ABCABC第44頁(yè),共57頁(yè)，2024年2月25日，星期天由邏輯狀態(tài)表寫(xiě)出的邏輯式，以及由此畫(huà)出的邏輯圖，往往比較復(fù)雜。如果經(jīng)過(guò)簡(jiǎn)化，就可以少用元件，可靠性也因而提高。20.5.3

邏輯函數(shù)的化簡(jiǎn)20.5邏輯代數(shù)例：⒈應(yīng)用邏輯代數(shù)運(yùn)算法則化簡(jiǎn)⑴并項(xiàng)法應(yīng)用消去變量。第45頁(yè),共57頁(yè)，2024年2月25日，星期天例：⑵配項(xiàng)法應(yīng)用展開(kāi)、合并化簡(jiǎn)。20.5邏輯代數(shù)⑶加項(xiàng)法應(yīng)用合并化簡(jiǎn)。例：第46頁(yè),共57頁(yè)，2024年2月25日，星期天⑷吸收法例：應(yīng)用消去多余因子。20.5邏輯代數(shù)例：第47頁(yè),共57頁(yè)，2024年2月25日，星期天例：20.5邏輯代數(shù)第48頁(yè),共57頁(yè)，2024年2月25日，星期天已知邏輯圖列邏輯狀態(tài)表分析邏輯功能分析步驟

組合邏輯電路：任何時(shí)刻電路的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與該時(shí)刻以前的電路狀態(tài)無(wú)關(guān)。運(yùn)用邏輯代數(shù)化簡(jiǎn)或變換寫(xiě)邏輯式20.6.1

組合邏輯電路的分析20.6

組合邏輯電路的分析和綜合第49頁(yè),共57頁(yè)，2024年2月25日，星期天例1：分析下圖的邏輯功能。⑴由邏輯圖寫(xiě)出邏輯式20.6組合邏輯電路的分析和綜合＆＆＆＆ABY⑵運(yùn)用邏輯代數(shù)化簡(jiǎn)解：第50頁(yè),共57頁(yè)，2024年2月25日，星期天⑶由化簡(jiǎn)后的邏輯式列邏輯狀態(tài)表⑷分析邏輯功能

20.6組合邏輯電路的分析和綜合000110110110ABY當(dāng)輸入端A、B相異時(shí)，輸出為1；輸入端A、B相同時(shí)，輸出為0。這種電路稱為異或門(mén)電路。=1ABY邏輯符號(hào)第51頁(yè),共57頁(yè)，2024年2月25日，星期天例2：分析圖示邏輯電路的邏輯功能20.6組合邏輯電路的分析和綜合ABC＆＆＆＆≥1Y⑴由邏輯圖寫(xiě)出邏輯式解：⑵運(yùn)用邏輯代數(shù)化簡(jiǎn)