第四模塊EDA技術(shù)11、不為五斗米折腰。12、芳菊開林耀，青松冠巖列。懷此貞秀姿，卓為霜下杰。13、歸去來兮，田蜀將蕪胡不歸。14、酒能祛百慮，菊為制頹齡。15、春蠶收長絲，秋熟靡王稅。第四模塊EDA技術(shù)第四模塊EDA技術(shù)11、不為五斗米折腰。12、芳菊開林耀，青松冠巖列。懷此貞秀姿，卓為霜下杰。13、歸去來兮，田蜀將蕪胡不歸。14、酒能祛百慮，菊為制頹齡。15、春蠶收長絲，秋熟靡王稅。第10課EDA技術(shù)概述1一、概述

FPGA-

FieldProgrammableGateArray

現(xiàn)場(chǎng)可編程門陣列

CPLD-

ComplexProgrammableLogicDevice

復(fù)雜可編程邏輯器件

(3)PLD內(nèi)部結(jié)構(gòu)舉例(4)FPGA的核心---查找表(5)產(chǎn)品介紹

ALTERA公司FPGA：FLEX系列：10K、10A、10KE，EPF10K30EAPEX系列：20K、20KEEP20K200EACEX系列：1K系列EP1K30、EP1K100STRATIX系列：EP1系列EP1S30、EP1S120CPLD：MAX7000/S/A/B系列：EPM7128SMAX9000/A系列XILINX公司FPGA：XC3000系列，XC4000系列，XC5000系列Virtex系列SPARTAN系列：XCS10、XCS20、XCS30CPLD：XC9500系列：XC95108、XC95256二、VHDL語言硬件描述語言HDL是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語言。利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用電子設(shè)計(jì)自動(dòng)化（EDA）工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過自動(dòng)綜合工具轉(zhuǎn)換到門級(jí)電路網(wǎng)表。接下去，再用專用集成電路ASIC或現(xiàn)場(chǎng)可編程門陣列FPGA自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)。目前，這種高層次(high-level-design)的方法已被廣泛采用。據(jù)統(tǒng)計(jì)，目前在美國硅谷約有90%以上的ASIC和FPGA采用硬件描述語言進(jìn)行設(shè)計(jì)。

硬件描述語言HDL的發(fā)展至今已有30多年的歷史，并成功地應(yīng)用于設(shè)計(jì)的各個(gè)階段：建模、仿真、驗(yàn)證和綜合等。到20世紀(jì)80年代，已出現(xiàn)了上百種硬件描述語言，對(duì)設(shè)計(jì)自動(dòng)化曾起到了極大的促進(jìn)和推動(dòng)作用。但是，這些語言一般各自面向特定的設(shè)計(jì)領(lǐng)域和層次，而且眾多的語言使用戶無所適從。因此，急需一種面向設(shè)計(jì)的多領(lǐng)域、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬件描述語言。20世紀(jì)80年代后期，VHDL和VerilogHDL語言適應(yīng)了這種趨勢(shì)的要求，先后成為IEEE標(biāo)準(zhǔn)。設(shè)計(jì)目的：實(shí)現(xiàn)如真值表所示的邏輯功能真值表SY0A1B二、硬件描述語言（HDL）1．用VHDL進(jìn)行描述【例1】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINy<=aWHENs='0'ELSEb;ENDARCHITECTUREone;例1VHDL描述的說明（1）以關(guān)鍵詞ENTITY引導(dǎo)，ENDENTITY結(jié)尾的語句部分，稱為實(shí)體。實(shí)體的功能：描述了電路系統(tǒng)的外部情況，包括電路的名稱、有多少管腳、哪些是輸入哪些是輸出（即信號(hào)的流動(dòng)方向）。（2）以關(guān)鍵詞ARCHITECTURE引導(dǎo)，ENDARCHITECTURE結(jié)尾的語句部分，稱為結(jié)構(gòu)體。結(jié)構(gòu)體的功能：描述電路系統(tǒng)的內(nèi)部邏輯功能或電路結(jié)構(gòu)。如本例中給出了邏輯功能的描述，而例4-2給出了電路結(jié)構(gòu)的描述。ENTITYmux21aIS【例2】另一種描述方法PORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISSIGNALd,e:BIT;BEGINd<=aAND(NOTS);e<=bANDs;y<=dORe;ENDARCHITECTUREone;相關(guān)語法與說明2.實(shí)體描述方法【例3】 ENTITYe_nameISPORT(p_name:port_mdata_type;

...p_namei:port_midata_type);ENDENTITYe_name;e-name:實(shí)休名稱；p-name:管腳名稱；port_m：管腳方向，如輸入、輸出、雙向、緩沖輸出；data_type：管腳數(shù)據(jù)類型，如一根線，用BIT，兩根線用BIT_VECTOR(0TO1)。注意語法，如每一行后的分號(hào)，以及實(shí)體中最后一個(gè)引腳的分號(hào)應(yīng)在括號(hào)外等。端口方向（即端口模式）

IN：輸入OUT：輸出INOUT：雙向BUFFER：緩沖輸出，即輸出信號(hào)同時(shí)反饋給系統(tǒng)內(nèi)部。強(qiáng)調(diào)該端口的反饋功能。思考，何種電路需要用到BUFFER端口方向？結(jié)構(gòu)體描述方法ARCHITECTUREarch_nameOFe_nameIS[說明語句]BEGIN(功能描述語句)ENDARCHITECTUREarch_name

（1）說明語句：說明引用的元件、或說明定義的數(shù)據(jù)對(duì)象與數(shù)據(jù)類型。該項(xiàng)根據(jù)需要可選。功能描述語句：說明系統(tǒng)的功能與結(jié)構(gòu)，VHDL的描述語句都應(yīng)用于這部分，這部分通常是必須得。（2）賦值符號(hào)“<=”Y<=a，表示輸入引腳a的信號(hào)輸出給引腳y，這里y作為輸出信號(hào)必須放在賦值符號(hào)左邊。（3）比較符號(hào)“=”WHEN-ELSE語句中的=表示比較兩邊是否相等。比較的結(jié)果的數(shù)據(jù)類型是布爾類型，關(guān)鍵詞為BOOLEAN，這種類型的取值要么為真，要么為假。（4）邏輯操作符例2出現(xiàn)的AND等邏輯符號(hào)是通用符號(hào)，VHDL可以取7種基本邏輯操作。3、WHEN-ELSE語句的語法值目標(biāo)<=表達(dá)式1WHEN賦值條件1ELSE

表達(dá)式2WHEN賦值條件2ELSE...表達(dá)式；4、CASE語句語法及其應(yīng)用CASE<表達(dá)式>ISWhen<選擇值或標(biāo)識(shí)符>=><順序語句>;...;<順序語句>；When<選擇值或標(biāo)識(shí)符>=><順序語句>;...;<順序語句>；...WHENOTHERS=><順序語句>;ENDCASE；5、半加器知識(shí)回顧能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進(jìn)位6、半加器描述：真值表描述方法LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREhadOFh_adderisSIGNALab:STD_LOGIC_VECTOR(1DOWNTO0);BEGINab<=a&b;--a相并b，即a與b并置操作PROCESS(ab)BEGINENDPROCESS;ENDhad;CASEabISWHEN"00"=>so<='0';co<='0';WHEN"01"=>so<='1';co<='0';WHEN"10"=>so<='1';co<='0';WHEN"11"=>so<='0';co<='1';WHENOTHERS=>NULL;ENDCASE;7、說明（1）在使用STD_LOGIC_VECTOR中，必須注明其數(shù)組寬度，即位寬，如：B:OUTSTD_LOGIC_VECTOR(7DOWNTO0)；或SIGNALA：STD_LOGIC_VECTOR(1TO4)B<="01100010";--B(7)為'0'B(4DOWNTO1)<="1101";--B(4)為'1'B(7DOWNTO4)<=A;--B(6)等于A(2)（2）并置操作符

SIGNALa:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALd:STD_LOGIC_VECTOR(1DOWNTO0);...a<='1''0'd(1)'1';--元素與元素并置，并置后的數(shù)組長度為4...IFad="101011"THEN...–-在IF條件句中可以使用并置符（3）PROCESS語句結(jié)構(gòu)的一般表達(dá)格式如下[進(jìn)程標(biāo)號(hào):]PROCESS[(敏感信號(hào)參數(shù)表)]IS[進(jìn)程說明部分]BEGIN順序描述語句ENDPROCESS[進(jìn)程標(biāo)號(hào)];8、時(shí)序邏輯電路的描述（1）回顧計(jì)數(shù)器知識(shí)，以10進(jìn)制遞增計(jì)數(shù)器為例ENTITYCNT4IS

PORT(CLK:INBIT;

Q:BUFFERINTEGERRANGE15DOWNTO0);

END;

ARCHITECTUREbhvOFCNT4ISBEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ<=Q+1;ENDIF;ENDPROCESS;ENDbhv;另一種表示方法LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPORT(CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));END;ARCHITECTUREbhvOFCNT4ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=Q1+1;ENDIF;ENDPROCESS;Q<=Q1;ENDbhv;帶異步復(fù)位、同步使能、十進(jìn)制計(jì)數(shù)、進(jìn)位輸出等功能的計(jì)數(shù)器設(shè)計(jì)

LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);

COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST=‘1’THENCQI:=(OTHERS=>‘0’);--計(jì)數(shù)器異步復(fù)位ELSIFCLK‘EVENTANDCLK=’1‘THEN--檢測(cè)時(shí)鐘上升沿IFEN='1'THEN-檢測(cè)是否允許計(jì)數(shù)（同步使能）IFCQI<9THENCQI:=CQI+1;--若允許計(jì)數(shù),檢測(cè)是否小于9ELSECQI:=(OTHERS=>‘0’);--大于9，計(jì)數(shù)值清零ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUT<='1';--計(jì)數(shù)大于9，輸出進(jìn)位信號(hào)ELSECOUT<='0';ENDIF;CQ<=CQI;--將計(jì)數(shù)值向端口輸出ENDPROCESS;ENDbehav;時(shí)序邏輯電路之移位寄存器描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSHFRTIS--8位右移寄存器PORT(CLK，LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);QB:OUTSTD_LOGIC);ENDSHFRT;ARCHITECTUREbehavOFSHFRTISBEGINPROCESS(CLK,LOAD)VARIABLERE