EDA技術(shù)實(shí)用教程第2章EDA設(shè)計(jì)流程及其工具12.1設(shè)計(jì)流程

KX康芯科技圖2-1應(yīng)用于FPGA/CPLD的EDA開(kāi)發(fā)流程

圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入三種常用方法。

將電路的高級(jí)語(yǔ)言(如行為描述)轉(zhuǎn)換成低級(jí)的，可與FPGA／CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件。把適配后生成的下載或配置文件，通過(guò)編程器或編程電纜向FPGA或CPLD芯片下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證。

直接對(duì)VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬。接近真實(shí)器件運(yùn)行特性的仿真。22.1設(shè)計(jì)流程

KX康芯科技2.1.1設(shè)計(jì)輸入(原理圖／HDL文本編輯)1.圖形輸入

狀態(tài)圖輸入波形圖輸入原理圖輸入在EDA軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖

2.

HDL文本輸入

將使用了某種硬件描述語(yǔ)言(HDL)的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入。

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功能仿真直接對(duì)VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬2奏.珍1詢.態(tài)5編廉程夾下企載2撲.冤1哪.碑6硬翅件娛測(cè)竭試52視.撕2絡(luò)A唐S繪I方C及膜其繁設(shè)硬計(jì)敘流幕程KX康芒芯降科謎技A墻S桶I詞C嗎(著A涂p罰p避l拒i你c撤a敬t咳i拼o儲(chǔ)n晨S僵p宮e息c卸i狹f紗i申c畢I罵n宅t針e程g確r往a鉤t公e革d蕩C酬i剖r貌c路u綁i蘆t舅s，徑專(zhuān)音用伴集支成煮電擾路)圖2-2ASIC分類(lèi)

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FPGACompilerII、DC-FPGA綜合器、SynplifyPro綜合器、LeonardoSpectrum綜合器和PrecisionRTLSynthesis綜合器

2.3.3仿真器

VHDL仿真器

Verilog仿真器

MixedHDL仿真器

其他HDL仿真器

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