§2.3常用MSI組合邏輯電路模塊§2.3.1加法器1、半加器（不考慮低位進(jìn)位輸入的加法）

邏輯函數(shù)表達(dá)式、真值表和電路符號(hào)如下：ABSCHAABSC0000011010101101真值表一、1位二進(jìn)制數(shù)的加法電路2、全加器

兩個(gè)二進(jìn)制數(shù)相加，就某一位而言，實(shí)際上是三個(gè)數(shù)在相加，即被加數(shù)、加數(shù)和低位來(lái)的進(jìn)位。相加的結(jié)果是一個(gè)本位和數(shù)和一個(gè)向高位的進(jìn)位。完成這樣功能的邏輯電路稱(chēng)為全加器。 設(shè)：An：被加數(shù)，Bn：加數(shù)，Cn：低位來(lái)的進(jìn)位，Sn：本位和數(shù)，Cn+1：向高位的進(jìn)位。（1）全加器的設(shè)計(jì)（考慮低位進(jìn)位輸入）全加器的真值表、卡諾圖AnBnCnSnCn+10000000110010100110110010101011100111111真值表A01BC11100100111Cn+1的卡諾圖1A01BC11100100111Sn的卡諾圖1全加器的表達(dá)式i.用與非門(mén)實(shí)現(xiàn)...Sn=AnBnCnAnBnCnAnBnCnAnBnCn..Cn+1=AnBnBnCnAnCnCn+1SnAnBnCnii.用與或非門(mén)實(shí)現(xiàn)：Sn=AnBnCn+AnBnCn+AnBnCn+AnBnCnCn+1=AnBn+BnCn+AnCnAnBnCn01000111101111Cn+1AnBnCn01000111101111SnSnCn+1AnBnCniii.用半加器實(shí)現(xiàn)對(duì)表達(dá)式進(jìn)行如下的改造AnBnCnHAAnBnAnBnSnCn+1HA+AnBnCn（AnBn）Cn（2）、全加器邏輯符號(hào)（3）、MSI全加器74183（雙全加器）Cn+1AnBnSnFACn與或非邏輯ABS∑全加器74LS183的電路及符號(hào)1、串行進(jìn)位加法器

一個(gè)全加器只能完成一位二進(jìn)制數(shù)的相加，若要完成多位二進(jìn)制數(shù)的相加，就要將全加器連接起來(lái)。

連接方法？

方案：一是串行連接；一是并行連接。二、多位二進(jìn)制數(shù)加法器串行進(jìn)位加法器特點(diǎn)：電路簡(jiǎn)單、速度慢且位數(shù)越多速度越慢。典型產(chǎn)品：74LS83FACnCn+1BnSnFACnCn+1AnBnSnFACnCn+1AnBnSnFACnCn+1AnBnSnA3B3C0AnA2B2A1B1A0B0C4S3S2S1S02、并行進(jìn)位加法器

為了提高速度，關(guān)鍵是減少進(jìn)位信號(hào)逐級(jí)傳遞的時(shí)間。

思路？是否能將進(jìn)位信號(hào)同時(shí)送入各個(gè)加法器，實(shí)現(xiàn)同時(shí)進(jìn)位或并行進(jìn)位？74283邏輯符號(hào)及管腳圖11121314151671096543218Ec74283B0S2A2B2C0C4S3B3A3B1A1S0A0S1地C4C0B0B1B2B3A1A0A2A3S3S2S1S074283例一：容量擴(kuò)展用74283實(shí)現(xiàn)兩個(gè)八位二進(jìn)制數(shù)的加法。A3A2A1A0B3B2B1B0C0S3S2S1S0C474283(2)A3A2A1A0B3B2B1B0C0S3S2S1S0C474283(1)A3A2A1A0B3B2B1B0B7B6B5B4A7A6A5A4S3S2S1S0S7S6S5S4C8三、加法器應(yīng)用舉例例二、用74283實(shí)現(xiàn)將8421BCD碼轉(zhuǎn)換成余三碼。C4C0B0B1B2B3A1A0