.20/20參考書《數(shù)字電子技術(shù)》佘新平主編華中科技大學(xué)出版社自測練習(xí)匯編〔版權(quán)所有,未經(jīng)允許不得復(fù)制第1章數(shù)制與編碼自測練習(xí)：二進(jìn)制是〔為基數(shù)的數(shù)制。對于二進(jìn)制數(shù)來說,位是指〔。11010是以〔為基數(shù)。基數(shù)為2的數(shù)制被稱為〔。基數(shù)為10的數(shù)制被稱為〔。十進(jìn)制數(shù)的權(quán)值為〔。<a>10的冪 <b>2的冪 <c>等于數(shù)中相應(yīng)的位二進(jìn)制數(shù)的權(quán)值為〔。<a>10的冪 <b>2的冪 <c>1或0,取決于其位置二進(jìn)制計數(shù)系統(tǒng)包含〔。<a>一個數(shù)碼 <b>沒有數(shù)碼 <c>兩個數(shù)碼二進(jìn)制計數(shù)系統(tǒng)中的一位稱為〔。<a>字節(jié) <b>比特 <c>2的冪2的5次方等于〔。<a>5個2相加 <b>5個2相乘 <c>2乘以5二進(jìn)制整數(shù)最右邊一位的權(quán)值為〔。<a>0 <b>1 <c>2二進(jìn)制數(shù)中的最低有效位〔LSB總是位于〔。<a>最右端 <b>最左端 <c>取決于實際的數(shù)二進(jìn)制數(shù)〔。<a>只能有4位 <b>只能有2位 <c>可能有任意位MSB的含義是〔。<a>最大權(quán)值 <b>主要位 <c>最高有效位LSB的含義是〔。<a>最小權(quán)值 <b>次要位 <c>最低有效位1011102+110112=〔。10002–1012=〔。10102×1012=〔。101010012÷11012=〔。基數(shù)為8的數(shù)制被稱為〔。八進(jìn)制計數(shù)系統(tǒng)包含〔。<a>8個數(shù)碼 <b>16個數(shù)碼 <c>10個數(shù)碼列出八進(jìn)制中的8個符號〔?；鶖?shù)為16的數(shù)制被稱為〔。列出十六進(jìn)制中的16個符號〔。十六進(jìn)制計數(shù)系統(tǒng)包含〔。<a>6個數(shù)碼 <b>16個數(shù)碼 <c>10個數(shù)碼自測練習(xí)：10100102=〔8。110111101.101012=〔8。376.28=〔2。10100102=〔16。110111101.101012=〔16。3AF.E16=〔2。2=〔10。11100.0112=〔10。34.7510=〔2。207.58=〔10。376.12510=〔8。78.816=〔10。9817.62510=〔16。自測練習(xí)：BCD3個字母代表什么〔。要使用BCD碼表示十進(jìn)制數(shù)需要〔。<a>四位 <b>二位 <c>位數(shù)取決于數(shù)字BCD碼用于表示〔。<a>二進(jìn)制數(shù) <b>十進(jìn)制數(shù) <c>十六進(jìn)制數(shù) 列出3種加權(quán)的BCD碼〔。哪一種數(shù)碼〔較易轉(zhuǎn)換為十進(jìn)制數(shù)。<a>BCD <b>二進(jìn)制碼679.810=〔8421BCD。9810=〔4221BCD。7510=〔5421BCD。9710=〔2421BCD。01100001.000001018421BCD=〔10。111011.112=〔8421BCD。XS3代表〔碼?！睟CD碼是一種非加權(quán)碼。<a>8421 <b>XS3〔是BCD碼。<a>格雷碼 <b>XS31011.11102421BCD=〔XS3。65010=〔XS3。10000101XS3=〔10。100112=〔Gray。011100Gray=〔2。格雷碼最重要的特性是,當(dāng)計數(shù)每增加1時,〔有1位狀態(tài)改變。<a>不只 <b>僅有 可同時表示數(shù)字和字母的二進(jìn)制碼稱為〔碼。ASCII碼有〔。<a>7位 <b>12位 <c>4位ASCII代表〔,EBCDIC代表〔。字母K的ASCII碼為〔。微型計算機(jī)輸入、輸出的工業(yè)標(biāo)準(zhǔn)是7位〔碼。EBCDIC是一種常用于IBM設(shè)備中的〔位字母數(shù)字碼。<a>7 <b>8 <c> 12二進(jìn)制補(bǔ)碼中的〔位是符號位。<a>最低 <b>最高 十進(jìn)制數(shù)-35的8位二進(jìn)制補(bǔ)碼位〔。二進(jìn)制補(bǔ)碼11110001所表示的帶符號十進(jìn)制為〔。已知[x]原=1.1001,那么[x]反=〔。已知[x]原=1.1001,那么[x]補(bǔ)=〔。專業(yè)詞匯漢英對照模擬：Analog字符碼：AlphanumericCodeASCII碼：AmericanStandardCodeforInformationInterchangeCodeBCD碼：BinaryCodedDecimal二進(jìn)制：Binary比特：Bit字節(jié)：Byte十進(jìn)制：Decimal數(shù)字：DigitalEBCDIC：ExtendedBinaryCodedDecimalInterchangeCode編碼：Code格雷碼：Gray十六進(jìn)制：Hexadecimal最低有效位〔LSB ：LestSignificantBit最高有效位〔MSB：MostSignificantBit數(shù)制：NumberSystem八進(jìn)制：Octal反碼：One’scomplementcode基數(shù)：RadixNumber基：Base原碼：Truecode補(bǔ)碼：Two’scomplementcode權(quán)：Weight加權(quán)碼：Weightedcode余3碼：Excess-3code第2章邏輯門自測練習(xí)：滿足〔時,與門輸出為高電平。<a> 只要有一個或多個輸入為高電平 <b> 所有輸入都是高電平<c> 所有輸入都是低電平4輸入與門有〔種可能的輸入狀態(tài)組合？對于5輸入與門,其真值表有〔行,〔列？與門執(zhí)行〔邏輯運算。滿足〔時,或門輸出為低電平。<a> 一個輸入為高電平 <b> 所有輸入都是低電平<c> 所有輸入都是高電平 <d> <a>和<c>都對4輸入或門有〔種可能的輸入狀態(tài)組合？對于5輸入或門,其真值表有〔行,〔列？或門執(zhí)行〔邏輯運算。非門執(zhí)行〔邏輯運算。非門有〔個輸入。自測練習(xí)：2輸入與非門對應(yīng)的邏輯表達(dá)式是〔。滿足〔時,與非門輸出為低電平。<a> 只要有一個輸入為高電平。 <b> 所有輸入都是高電平<c> 所有輸入都是低電平當(dāng)用兩輸入與門的一個輸入端傳輸信號時,作為控制端的另一端應(yīng)加〔電平。對于5輸入與非門,有〔種可能的輸入變量取值組合。對于4輸入與非門,其真值表有〔行,〔列。對于8輸入與非門,在所有可能的輸入變量取值組合中有〔組輸入狀態(tài)能夠輸出低電平？或門和非門應(yīng)該〔連接才能組成或非門？滿足〔時,或非門輸出為高電平。<a> 一個輸入為高電平。 <b> 所有輸入都是低電平<c> 多于一個的輸入是高電平 <d> <a>和<c>都對當(dāng)二輸入異或門的輸入端電平〔〔相同,不相同時,其輸出為1。將二輸入異或門用作反相器時,應(yīng)將另一輸入端接〔電平。當(dāng)二輸入同或門的輸入端電平〔〔相同,不相同時,其輸出為1。要使二輸入變量異或門輸出端F的狀態(tài)為0,A端應(yīng)該：<a> 接B <b> 接0 <c> 接1〔是異或門的表達(dá)式。<a> <b> <c> 異或門可看作1的〔〔奇、偶數(shù)檢測器。圖2-36例題2-11自測練習(xí)：圖2-36例題2-11集電極開路的與非門也叫〔,使用集電極開路的與非門,其輸出端和電源之間應(yīng)外接〔電阻。三態(tài)門的輸出端有〔、〔和〔三種狀態(tài)。三態(tài)門輸出為高阻狀態(tài)時,〔是正確的說法。<a>用電壓表測量指針不動 <b>相當(dāng)于懸空

<c> 電壓不高不低 <d>測量電阻指針不動以下電路中可以實現(xiàn)"線與"功能的有〔：<a>與非門 <b>三態(tài)輸出門 <c> 集電極開路門5．對于圖2-27〔b所示的三態(tài)與非門,當(dāng)控制端EN=0時,三態(tài)門輸出為〔；當(dāng)EN=1時,三態(tài)門輸出為〔。自測練習(xí)：最流行的數(shù)字IC是〔和〔集成電路。字母TTL代表〔,字母CMOS代表〔?！睺TL子系列傳輸延時最短？〔TTL子系列功耗最??？CMOS門電路比TTL門電路的集成度〔、帶負(fù)載能力〔、功耗〔。對于TTL集成電路,如用萬用表測得某輸出端電壓為2V,則輸出電平為：<a> 高電平 <b> 低電平 <c> 既不是高電平也不是低電平對于TTL集成電路,3V輸入為〔輸入。<a> 禁止 <b> 高電平 <c> 低電平對于TTL集成電路,0.5V輸入為〔輸入。<a> 禁止 <b> 高電平 <c> 低電平輸入信號經(jīng)多級門傳輸?shù)捷敵龆怂?jīng)過的門越多,總的延遲時間就〔。扇出系數(shù)N越大,說明邏輯門的負(fù)載能力〔〔強(qiáng),弱。功耗極低是〔數(shù)字IC系列的顯著特點。<a> CMOS <b> TTL〔集成電路的特點是具有很好的抗干擾能力。<a> CMOS <b> TTL所有TTL子系列的〔特性都相同。<a> 速度 <b> 電壓TTL集成電路中,〔子系列速度最快。下列〔不是TTL集成電路。<a> 74LS00 <b> 74AS00 <c> 74HC00 <d> 74ALS00專業(yè)詞匯漢英對照晶體管-晶體管邏輯〔TTL：Transistor-TransistorLogicCMOS：ComplementaryMetal-OxideSemiconductor求反：Complement雙列直插式封裝〔DIP：Dualin-linePackage扇出系數(shù)：Fanout集成電路〔IC：IntegratedCircuit反相：Inversion反相器：Inverter邏輯電平：Logiclevel金屬氧化物半導(dǎo)體場效應(yīng)管〔MOSFET：MetalOxideSemiconductorFieldEffectTransistor與門：ANDgate與非門：NANDgate或非門：NORgate非門：NOTgate集電極開路門〔OC： OpenCollectorGate或門：ORgate功耗：PowerDissipation傳輸延時：Propagationdelay表面貼焊技術(shù)〔SMT：Surface-MountTechnology真值表：TruthTable三態(tài)門〔TS：ThreeStateGate線與：Wired-AND異或門〔XOR：ExclusiveORGate異或非門〔XNOR：ExclusiveNORGate第3章邏輯代數(shù)基礎(chǔ)自測練習(xí)1．邏輯代數(shù)有〔、〔和〔 三種基本邏輯運算。2．邏輯代數(shù)的三個規(guī)則是指〔 、〔 和〔 。3．下面〔等式應(yīng)用了交換律：<a>AB=BA<b>A=A+A<c>A+B=B+A<d>A+<B+C>=<A+B>+C4．下面〔等式應(yīng)用了結(jié)合律：<a>A<BC>=A<BC><b>A=A+A<c>A+B=B+A<d>A+<B+C>=<A+B>+C5．下面〔等式應(yīng)用了分配律：<a>A<B+C>=AB+AC<b>A<BC>=A<BC><c>A<A+1>=A<d>A+AB=A6．邏輯函數(shù)的反函數(shù)〔,對偶函數(shù)〔。7．邏輯函數(shù)的反函數(shù)〔,對偶函數(shù)〔。8．自對偶函數(shù)F的特征是〔。自測練習(xí):1．可化簡為〔。2．可化簡為〔。3．可化簡為〔。4．可化簡為〔。5．可化簡為〔。6．可化簡為〔。7．可化簡為〔。8．采用配項法,可化簡為〔。9．可化簡為〔。自測練習(xí)1．邏輯函數(shù)表達(dá)式有〔和〔兩種標(biāo)準(zhǔn)形式。2．由n個變量構(gòu)成的任何一個最小項有〔種變量取值使其值為1,任何一個最大項有〔種變量取值使其值為1。3．n個變量可構(gòu)成〔個最小項或最大項。4．標(biāo)準(zhǔn)或與式是由〔〔最小項,最大項構(gòu)成的邏輯表達(dá)式。5．邏輯函數(shù)的最小項之和的形式〔。6．將標(biāo)準(zhǔn)與或表達(dá)式F〔A,B,C=Σm〔0,2,7,6改寫為標(biāo)準(zhǔn)或與表達(dá)式為〔。7．邏輯函數(shù)的標(biāo)準(zhǔn)或與表達(dá)式為〔。8．邏輯函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式為〔。9．邏輯函數(shù)的真值表為〔。10．邏輯函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式為〔。11.邏輯函數(shù)的標(biāo)準(zhǔn)或與表達(dá)式為〔。12．如題12所示真值表,則對應(yīng)的與或邏輯表達(dá)式為〔。題12真值表ABCF00000101001110010111011101010101自測練習(xí)1．卡諾圖相鄰方格所代表的最小項只有〔個變量取值不同。2．n變量卡諾圖中的方格數(shù)等于〔。3．卡諾圖的方格中,變量取值按〔〔二進(jìn)制碼,格雷碼順序排列。4．如題4所示3變量卡諾圖,左上角方格對應(yīng)的A、B、C變量的取值為000,它代表的最小項為〔,最大項為〔。ABABC0100011110題4圖5．在題4所示3變量卡諾圖中,最小項對應(yīng)的方格為〔。6．在題4所示3變量卡諾圖中,最大項對應(yīng)的方格為〔。7．3變量邏輯函數(shù)的卡諾圖表示為<>。8．3變量邏輯函數(shù)的卡諾圖表示為<>。9.3變量邏輯函數(shù)的卡諾圖表示為<>。10.某3變量邏輯函數(shù)F的約束條件為,則它包含的無關(guān)項為〔。專業(yè)詞匯漢英對照邏輯變量：LogicVariable反變量：ComplementofVariable邏輯函數(shù)：LogicFunction邏輯圖：Logicdiagram交換律：CommutativeLaw結(jié)合律：AssociativeLaw分配律：DistributiveLaw摩根定理：DeMorgan’sTheorems化簡：Simplify最小項：Miniterm最大項：Maxterm相鄰項：Adjacencies無關(guān)項："Don’tcare"term邏輯表達(dá)式：Logicexppression標(biāo)準(zhǔn)與或表達(dá)式：StandardSum-of-Products標(biāo)準(zhǔn)或與表達(dá)式：StandardProduct-of-Sums卡諾圖：KarnaughMap第4章組合邏輯電路自測練習(xí)1．若用74LS00實現(xiàn)函數(shù)Ｆ＝,A、B分別接74LS00的4、5腳,則輸出F應(yīng)接到74LS00的〔腳。2．74HC54芯片處于工作狀態(tài),如果其1、2、12、13腳分別接邏輯變量A、B、C、D,當(dāng)3~5腳,9~11腳都接邏輯0時,輸出為〔；而當(dāng)3~5腳,9~11腳都接邏輯1時,輸出又為〔。3．若要實現(xiàn)函數(shù)Ｆ＝〔Ａ＋Ｅ〔Ｂ＋Ｄ,則用哪種芯片的數(shù)量最少〔<a>74LS00<b>74LS02<c>74HC58<d>74HC544．實現(xiàn)邏輯函數(shù)可以用一個<>門；或者用<>個與非門；或者用<>個或非門。5．下面真值表所對應(yīng)的輸出邏輯函數(shù)表達(dá)式為F=〔。題5真值表ABCF00000101001110010111011100110101自測練習(xí)1．二進(jìn)制編碼器有8個輸入端,應(yīng)該有〔個輸出端。2．三位二進(jìn)制優(yōu)先編碼器74LS148的輸入2,4,13引腳上加入有效輸入信號,則輸出代碼為〔。3．二-十進(jìn)制編碼器有〔個輸出端。4．二－十進(jìn)制優(yōu)先編碼器74LS147的輸入端第3、12、13引腳為邏輯低電平,則輸出第6腳為邏輯〔電平,第7腳為邏輯〔電平,第9腳為邏輯〔電平,第14腳為邏輯〔電平。5．74LS148輸入端中無有效信號時,其輸出CS為〔,EO為〔。6．74LS148輸出端代碼以〔〔原碼,反碼形式出現(xiàn)。7．74LS147輸入端為〔電平有效,輸出端以〔〔原碼,反碼形式出現(xiàn)。8．圖4-24是用兩片74LS148接成的一個16－4線優(yōu)先編碼器,輸入信號EI為輸入使能端,輸出信號EO為〔,CS為〔。自測練習(xí)1．〔〔譯碼器、編碼器的特點是在任一時刻只有一個輸入有效。2．〔〔譯碼器、編碼器的特點是在任一時刻只有一個輸出有效。3．二進(jìn)制譯碼器有n個輸入端,〔個輸出端。且對應(yīng)于輸入代碼的每一種狀態(tài),輸出中有〔個為1〔或為0,其余全為0〔或為1。4．由于二-十進(jìn)制譯碼器有〔根輸入線,〔根輸出線,所以又稱為〔線-〔線譯碼器。5．對于二進(jìn)制譯碼器,其輸出為〔的全部最小項。6．74LS138要進(jìn)行正常譯碼,必須滿足G1=〔,G2A=〔,G2B=〔。7．當(dāng)74LS138的輸入端G1=1,G2A=0,G2B=0,A2A1A0=101時,它的輸出端〔〔Y08．74LS138有〔個輸出端,輸出〔電平有效。9．74LS42有〔個輸出端,輸出〔電平有效。10．74LS47可驅(qū)動共〔極數(shù)碼管,74LS48可驅(qū)動共〔極數(shù)碼管。11．當(dāng)74LS48的輸入端LT=1,RBI=1,BI/RBO=1,DCBA=0110時,輸出端abcdefg=<>；當(dāng)BI/RBO=0,而其它輸入端不變時,輸出端abcdefg=<>。12．圖4-34是將3-8譯碼器74LS138擴(kuò)大為4-16譯碼器。其輸入信號A、B、C、D中〔為最高位。13．如果用譯碼器74LS138實現(xiàn),還需要一個〔〔2,3輸入端的與非門,其輸入端信號分別由74LS138的輸出端〔〔Y0~Y7產(chǎn)生。自測練習(xí)1．僅用數(shù)據(jù)選擇器〔例如8選1MUX、4選1MUX無法實現(xiàn)的邏輯功能是：<a>數(shù)據(jù)并/串變換；<b>數(shù)據(jù)選擇；<c>產(chǎn)生邏輯函數(shù)。2．一個十六選一數(shù)據(jù)選擇器,其地址輸入端有〔個。<a>16<b>2<c>4<d>83．設(shè)A1、A0為四選一數(shù)據(jù)選擇器的地址輸入端,D3、D2、D1、D0為數(shù)據(jù)輸入端,Y為輸出端,則輸出Y與A1、A0及Di之間的邏輯表達(dá)式為<>。<a>.<b>.<c>.<d>4．參看圖4-34,如果74LS151的G=0,A2A1A0=011,則Y=〔,如此時輸入端D0~D75．參看圖4-34,如果74LS151的G=1,則Y=〔,W=〔。此時輸出與輸入〔〔有關(guān),無關(guān)。6．參看題6圖,如果變量A、B取值為11,輸出Y為〔；變量A、B取值為00,輸出Y為〔。自測練習(xí)1．半加器有〔個輸入端,〔個輸出端；全加器有〔個輸入端,〔個輸出端。2．兩個四位二進(jìn)制數(shù)1001和1011分別輸入到四位加法器的輸入端,并且其低位的進(jìn)位輸入信號為1,則該加法器的輸出和值為〔。3．串行進(jìn)位的加法器與并行進(jìn)位的加法器相比,運算速度〔〔快,慢。4．〔1100-1011補(bǔ)碼=〔,〔1000-1011補(bǔ)碼=〔,〔1000-1011原碼=〔。5．使用兩個半加器和一個〔門可以構(gòu)成一個全加器。6．設(shè)全減器的被減數(shù)、減數(shù)和低位來的借位數(shù)分別為A、B、C,則其差輸出表達(dá)式為〔,借位輸出表達(dá)式為〔。自測練習(xí)1．將二進(jìn)制數(shù)A=1011和B=1010作為74LS85的輸入,則其三個數(shù)據(jù)輸出端L1<A＞B>為〔,L2<A＞B>為〔和L3<A＝B>為〔。2．74LS85不進(jìn)行級聯(lián)時,其三個級聯(lián)輸入端A＇>B＇、A＇<B＇和A＇=B＇分別接〔電平。3．參看圖4-59,將二進(jìn)制數(shù)A=11001011和B=11010100作為八位數(shù)值比較器的輸入時,四位數(shù)值比較器C0的的三個數(shù)據(jù)輸出端分別為〔；四位數(shù)值比較器C1的的三個數(shù)據(jù)輸出端分別為〔。1．需要〔位才能將一個十進(jìn)制數(shù)字編碼為BCD碼。2．將8421BCD碼10000101轉(zhuǎn)換為二進(jìn)制碼為〔。3．將〔10102轉(zhuǎn)換為格雷碼是〔。4．將格雷碼〔0100G轉(zhuǎn)換為二進(jìn)制數(shù)是〔。5．將8位二進(jìn)制碼轉(zhuǎn)換為格雷碼,需要〔個異或門構(gòu)成。專業(yè)詞匯漢英對照組合邏輯電路：Combinationallogiccircuits編碼器：Encoder二進(jìn)制編碼器：BinaryEncoderBCD碼編碼器：Decimal-to-BCDEncoder優(yōu)先編碼器：PriorityEncoder譯碼器：Decoder二進(jìn)制譯碼器：BinaryDecoderBCD碼譯碼器：BCDto-decimalDecoder低電平有效：active-LOW高電平有效：active-HIGH七段顯示譯碼器：BCD-to-7-SegmentdisplayDecoder試燈<LT>:LampTest動態(tài)滅零輸入<RBI>：RippleBlankingInput滅燈輸入和動態(tài)滅零輸出<BI/RBO>：BlankingInput/RippleBlankingOutput共陰極數(shù)碼顯示管：common-cathodedisplay共陽極數(shù)碼顯示管：common-anodedisplay數(shù)據(jù)選擇器：Multiplexer數(shù)據(jù)分配器：Demultiplexer半加器：Half-adder全加器：Full-adder多位加法器：multibitadder數(shù)值比較器：Comparator碼組轉(zhuǎn)換器：CodeConverter競爭冒險：Raceandhazard第5章觸發(fā)器自測練習(xí)1．或非門構(gòu)成的基本RS觸發(fā)器的輸入S=1、R=0,當(dāng)輸入S變?yōu)?時,觸發(fā)器的輸出將會〔?！瞐置位〔b復(fù)位〔c不變2．與非門構(gòu)成的基本RS觸發(fā)器的輸入S=1,R=1,當(dāng)輸入S變?yōu)?時,觸發(fā)器輸出將會〔。〔a保持〔b復(fù)位〔c置位3．或非門構(gòu)成的基本RS觸發(fā)器的輸入S=1,R=1時,其輸出狀態(tài)為〔?！瞐Q=0,=1〔bQ=1,=0〔cQ=1,=1〔dQ=0,=0〔e狀態(tài)不確定4．與非門構(gòu)成的基本RS觸發(fā)器的輸入S=0,R=0時,其輸出狀態(tài)為〔。〔aQ=0,=1〔bQ=1,=0〔cQ=1,=1〔dQ=0,=0〔e狀態(tài)不確定5．基本RS觸發(fā)器74LS279的輸入信號是〔有效?！瞐低電平〔b高電平6．觸發(fā)器引入時鐘脈沖的目的是〔〔改變輸出狀態(tài),改變輸出狀態(tài)的時刻受時鐘脈沖的控制。7．與非門構(gòu)成的基本RS觸發(fā)器的約束條件是〔。〔aS=0,R=1〔bS=1,R=0〔cS=1,R=1〔dS=0,R=08．鐘控RS觸發(fā)器的約束條件是〔?！瞐S=0,R=1〔bS=1,R=0〔cS=1,R=1〔dS=0,R=09．RS觸發(fā)器74LS279中有兩個觸發(fā)器具有兩個S輸入端S1和S2,它們的邏輯關(guān)系是〔?！瞐或〔b與〔c與非〔d異或10．觸發(fā)器的輸出狀態(tài)是指〔〔的狀態(tài)。自測練習(xí)1．要使電平觸發(fā)D觸發(fā)器置1,必須使D=〔、CP=〔。2．要使邊沿觸發(fā)D觸發(fā)器直接置1,只要使SD＝〔、RD＝〔即可。3．對于電平觸發(fā)的D觸發(fā)器或D鎖存器,〔情況下Q輸出總是等于D輸入。4．對于邊沿觸發(fā)的D觸發(fā)器,下面〔是正確的?！瞐輸出狀態(tài)的改變發(fā)生在時鐘脈沖的邊沿〔b要進(jìn)入的狀態(tài)取決于D輸入〔c輸出跟隨每一個時鐘脈沖的輸入〔d〔a〔b和〔c5．"空翻"是指〔?！瞐在脈沖信號CP=1時,輸出的狀態(tài)隨輸入信號的多次翻轉(zhuǎn)〔b輸出的狀態(tài)取決于輸入信號〔c輸出的狀態(tài)取決于時鐘和控制輸入信號〔d總是使輸出改變狀態(tài)6．對于74LS74,D輸入端的數(shù)據(jù)在時鐘脈沖的〔〔上升,下降邊沿被傳輸?shù)健病病?．要用邊沿觸發(fā)的D觸發(fā)器構(gòu)成一個二分頻電路,將頻率為100Hz的脈沖信號轉(zhuǎn)換為50Hz的脈沖信號,其電路連接形式為〔。自測練習(xí)1．主從JK觸發(fā)器是在〔采樣,在〔輸出。2．JK觸發(fā)器在〔時可以直接置1,在〔時可以直接清0。3．JK觸發(fā)器處于翻轉(zhuǎn)時輸入信號的條件是〔〔aJ=0,K=0〔bJ=0,K=1

〔cJ=1,K=0〔dJ=1,K=14．J=K=1時,邊沿JK觸發(fā)器的時鐘輸入頻率為120Hz。Q輸出為〔?！瞐保持為高電平〔b保持為低電平

〔c頻率為60Hz波形〔d頻率為240Hz波形5．JK觸發(fā)器在CP作用下,要使Qn+1=Qn,則輸入信號必為〔。〔aJ=K=0〔bJ=Qn,K=0

〔cJ=Qn,K=Qn〔dJ=0,K=06．下列觸發(fā)器中,沒有約束條件的是〔。〔a基本RS觸發(fā)器〔b主從JK觸發(fā)器

〔c鐘控RS觸發(fā)器〔d邊沿D觸發(fā)器7．JK觸發(fā)器的四種同步工作模式分別為〔。8．某JK觸發(fā)器工作時,輸出狀態(tài)始終保持為1,則可能的原因有〔?！瞐無時鐘脈沖輸入〔b異步置1端始終有效〔cJ=K=0〔dJ=1,K=09．集成JK觸發(fā)器74LS76內(nèi)含〔個觸發(fā)器,〔〔有,沒有異步清0端和異步置1端。時鐘脈沖為〔〔上升沿,下降沿觸發(fā)。10．題10圖中,已知時鐘脈沖CP和輸入信號J、K的波形,則邊沿JK觸發(fā)器的輸出波形〔〔正確,錯誤。題10圖邊沿JK觸發(fā)器的波形圖題10圖邊沿JK觸發(fā)器的波形圖CPJKQ10011100自測練習(xí)1．為實現(xiàn)D觸發(fā)器轉(zhuǎn)換成T觸發(fā)器,題1圖所示的虛線框內(nèi)應(yīng)是〔。1DC1T1DC1TCPQ題1圖〔b異或門〔c同或門〔d或非門2．JK觸發(fā)器構(gòu)成T觸發(fā)器的邏輯電路為〔。3．JK觸發(fā)器構(gòu)成T＇觸發(fā)器的邏輯電路為〔。專業(yè)詞匯漢英對照觸發(fā)器：Flip-flop復(fù)位：Reset置位：Set異步：Asynchronous同步：Synchronous電平觸發(fā)：Level-triggered邊沿觸發(fā)：Edge-triggered翻轉(zhuǎn)：Toggle保持：Nochange時鐘脈沖：Clockpulse主從JK觸發(fā)器：Master-slaveJ-Kflip-flop清零：Clear鎖存器：Latch預(yù)置：Preset分頻：Frequencydivision第6章寄存器與計數(shù)器自測練習(xí)1．4位寄存器需要〔個觸發(fā)器組成。2．圖6-1中,在CP〔時刻,輸入數(shù)據(jù)被存儲在寄存器中,其存儲時間為〔。3．在圖6-4中,右移操作表示數(shù)據(jù)從〔〔FF0,FF3移向〔FF0,FF3。4．在圖6-7中,當(dāng)為〔電平時,寄存器執(zhí)行并行數(shù)據(jù)輸入操作；5．74LS194的5種工作模式分別為〔。6．74LS194中,清零操作為〔〔同步,異步方式,它與控制信號S1、S1〔〔有關(guān),無關(guān)。7．74LS194中,需要〔個脈沖可并行輸入4位數(shù)據(jù)。8．74LS194使用〔〔上邊沿,下邊沿觸發(fā)。9．為了將一個字節(jié)數(shù)據(jù)串行移位到移位寄存器中,必須要〔個時鐘脈沖。10．一組數(shù)據(jù)10110101串行移位〔首先輸入最右邊的位到一個8位并行輸出移位寄存器中,其初始狀態(tài)為11100100,在兩個時鐘脈沖之后,該寄存器中的數(shù)據(jù)為：〔a01011110〔b10110101〔c01111001〔d00101101自測練習(xí)1．為了構(gòu)成六十四進(jìn)制計數(shù)器,需要〔個觸發(fā)器。2．2n進(jìn)制計數(shù)器也稱為〔位二進(jìn)制計數(shù)器。3．1位二進(jìn)制計數(shù)器的電路為〔。4．使用4個觸發(fā)器進(jìn)行級聯(lián)而構(gòu)成二進(jìn)制計數(shù)器時,可以對從0到〔的二進(jìn)制數(shù)進(jìn)行計數(shù)。5．如題5圖中,〔為2位二進(jìn)制加法計數(shù)器；〔為2位二進(jìn)制減法計數(shù)器。QQ0Q1CP111J>C1FF01K1J>C1FF11K題5圖〔aQQ0Q1CP111J>C1FF01K1J>C1FF11K題5圖〔b6．一個模7的計數(shù)器有〔個計數(shù)狀態(tài),它所需要的最小觸發(fā)器個數(shù)為〔。7．計數(shù)器的模是〔?！瞐觸發(fā)器的個數(shù)〔b計數(shù)狀態(tài)的最大可能個數(shù)〔b實際計數(shù)狀態(tài)的個數(shù)8．4位二進(jìn)制計數(shù)器的最大模是〔?！瞐16〔b32〔c4〔d89．模13計數(shù)器的開始計數(shù)狀態(tài)為0000,則它的最后計數(shù)狀態(tài)是〔。自測練習(xí)1．與異步計數(shù)器不同,同步計數(shù)器中的所有觸發(fā)器在〔〔相同,不同時鐘脈沖的作用下同時翻轉(zhuǎn)。2．在考慮觸發(fā)器傳輸延遲的情況下,同步計數(shù)器中各Q輸出端相對于時鐘脈沖的延遲時間〔〔相同,不同。3．在考慮觸發(fā)器傳輸延遲的情況下,異步計數(shù)器中各Q輸出端相對于時鐘脈沖的延遲時間〔〔相同,不同。4．采用邊沿JK觸發(fā)器構(gòu)成同步22進(jìn)制加法計數(shù)器的電路為〔。5．采用邊沿JK觸發(fā)器構(gòu)成同步22進(jìn)制減法計數(shù)器的電路為〔。6．采用邊沿JK觸發(fā)器構(gòu)成同步2n進(jìn)制加法計數(shù)器,需要〔個觸發(fā)器,第一個觸發(fā)器FF0的輸入信號為〔,最后一個觸發(fā)器FF<n-1>的輸入信號為〔。7．采用邊沿JK觸發(fā)器構(gòu)成同步3進(jìn)制加法計數(shù)器的電路為〔。8．23進(jìn)制加法計數(shù)器的最大二進(jìn)制計數(shù)是〔。自測練習(xí)1．74LS161是〔〔同步,異步〔〔二,十六進(jìn)制加計數(shù)器。2．74LS161的清零端是〔〔高電平,低電平有效,是〔〔同步,異步清零。3．74LS161的置數(shù)端是〔〔高電平,低電平有效,是〔〔同步,異步置數(shù)。4．異步清零時與時鐘脈沖〔〔有關(guān),無關(guān)；同步置數(shù)時與時鐘脈沖〔〔有關(guān),無關(guān)。5．74LS161的進(jìn)位信號RCO為一個〔〔正,負(fù)脈沖；在〔條件下產(chǎn)生進(jìn)位信號。6．在〔條件下,74LS161的輸出狀態(tài)保持不變?！瞐CLR=1〔bLD=1〔cET=0EP=0〔dET·EP=07．74LS161進(jìn)行正常計數(shù)時,每來一個時鐘脈沖〔〔上升沿,下降沿,輸出狀態(tài)加計數(shù)一次。8．74LS161進(jìn)行正常計數(shù)時,相對于時鐘脈沖而言,其輸出Q0是〔分頻輸出,Q1是〔分頻輸出,Q2是〔分頻輸出,輸出Q3是〔分頻輸出,進(jìn)位信號RCO是〔分頻輸出。9．74LS192是〔〔同步,異步〔〔二,十進(jìn)制可逆計數(shù)器。10．74LS192的清零端是〔〔高電平,低電平有效,是〔〔同步,異步清零。11．當(dāng)74LS192連接成加法計數(shù)器時,CPD、CPU的接法是〔?！瞐CPU＝1CPD=1〔bCPU＝1CPD=CP〔cCPU＝CPCPD=1〔dCPU＝CPCPD=012．對于74LS93,將計數(shù)脈沖從CPA輸入,QA連接到CPB時,〔〔QA,QD,QC,QB是最高位；〔〔QA,QD,QC,QB是最低位。13．對于74LS90,將計數(shù)脈沖從CPA輸入,QA連接到CPB時,構(gòu)成〔〔8421BCD碼,5421BCD碼十進(jìn)制加計數(shù)器。這時,〔〔QA,QD,QC,QB是最高位；〔〔QA,QD,QC,QB是最低位。14．對于74LS90,將計數(shù)脈沖從CPB輸入,QD連接到CPA時,構(gòu)成〔〔8421BCD碼,5421BCD碼十進(jìn)制加計數(shù)器。這時,〔〔QA,QD,QC,QB是最高位；〔〔QA,QD,QC,QB是最低位。15．74LS90構(gòu)成8421BCD碼的十進(jìn)制加計數(shù)器時,〔可作為進(jìn)位信號；它構(gòu)成5421BCD碼的十進(jìn)制加計數(shù)器時,〔可作為進(jìn)位信號。16．74LS90的異步清零輸入端R0<1>、R0<2>是〔〔高電平,低電平有效。17．74LS90的異步置9輸入端S9<1>、S9<2>是〔〔高電平,低電平有效。18．74LS90進(jìn)行正常計數(shù)時,每來一個時鐘脈沖〔〔上升沿,下降沿,輸出狀態(tài)加計數(shù)一次。19．74LS90進(jìn)行8421BCD碼加計數(shù)時,相對于時鐘脈沖而言,其輸出QA是〔分頻輸出,QB是〔分頻輸出,QC是〔分頻輸出,輸出QD是〔分頻輸出。20．采用兩片74LS161,按照異步方式構(gòu)成多進(jìn)制計數(shù)器時,如果將低位片的進(jìn)位信號RCO直接連接到高位片的時鐘脈沖輸入端,這樣構(gòu)成的是〔進(jìn)制計數(shù)器。21．兩片74LS161構(gòu)成的計數(shù)器的最大模是〔,如果它的某計數(shù)狀態(tài)為56,其對應(yīng)的代碼為〔。22．兩片74LS90構(gòu)成的計數(shù)器的最大模是〔,如果它的某計數(shù)狀態(tài)為56,其對應(yīng)的代碼為〔。23．在數(shù)字鐘電路中,24進(jìn)制計數(shù)器〔〔可以,不可以由4進(jìn)制和6進(jìn)制計數(shù)器串接構(gòu)成。24．在數(shù)字鐘電路中,60進(jìn)制計數(shù)器〔〔可以,不可以由6進(jìn)制和10進(jìn)制計數(shù)器串接構(gòu)成。專業(yè)詞匯漢英對照寄存器：Register移位寄存器：ShiftRegister串行輸入/串行輸出：SerialIn/SerialOut串行輸入/并行輸出：SerialIn/ParallelOut并行輸入/串行輸出：ParallelIn/SerialOut并行輸入/并行輸出：ParallelIn/ParallelOut清零：CLEAR置數(shù)：LOAD同步：Synchronous異步：Asynchronous模：Module計數(shù)器：Counter可逆計數(shù)器：Up/DownCounter時序圖：Timingdiagram進(jìn)位輸出：RIPPLECARRYOUTPUT級聯(lián)：Cascade十進(jìn)制：Decade狀態(tài)轉(zhuǎn)換圖：Statediagram遞增：Increment數(shù)字鐘：DigitalClock第7章時序邏輯電路的分析與設(shè)計自測練習(xí)1．時序邏輯電路由組合電路和〔共同組成。2．時序電路的特點之一是存在〔回路。3．按照電路的工作方式,時序邏輯電路可以分為〔和〔兩大類。4．一個同步時序邏輯電路可用〔方程、〔方程和〔方程來描述。5．Mealy型時序電路的輸出與〔有關(guān)；Moore型時序電路的輸出與〔有關(guān)。6．分析題6表1和題6表2,〔表是Moore型時序電路,〔表是Mealy型時序電路。題6表1現(xiàn)態(tài)輸入0輸入1說明AB/1C/0次態(tài)/輸出BB/0A/1CA/0C/0題6表2現(xiàn)態(tài)輸入0輸入1輸出WYX0XXY1YXW0自測練習(xí)1.已知某同步時序邏輯電路的驅(qū)動方程為：,X為輸入信號。則其狀態(tài)方程為〔和〔。2．已知某同步時序邏輯電路的狀態(tài)方程為。則它共有〔不同狀態(tài),相應(yīng)的狀態(tài)轉(zhuǎn)換圖為〔。其中有〔個無效狀態(tài),電路〔〔能,不能自啟動。3．已知某同步時序邏輯電路的狀態(tài)方程為,輸出。試完成題3表所示的狀態(tài)表。題3表現(xiàn)態(tài)Q1nQ0n次態(tài)Q1n+1Q0n+1輸出Z000110114．已知某異步時序邏輯電路的狀態(tài)方程為<CP由1→0時有效>,<由1→0時有效>,輸出。試完成題4表所示的狀態(tài)表。題4表現(xiàn)態(tài)Q1nQ0n次態(tài)/輸出Z000110115．已知某時序邏輯電路的輸出波形如題5圖所示,則它的狀態(tài)轉(zhuǎn)換圖為〔。QQ0Q1CP1234題5圖自測練習(xí)1．若化簡后的狀態(tài)數(shù)為M,需要的代碼位數(shù)為n,則M和n的關(guān)系為〔。2．構(gòu)造一個模10的同步計數(shù)器,需要〔個觸發(fā)器。3．設(shè)計一個同步5進(jìn)制加計數(shù)器,至少用〔位代碼對各個狀態(tài)進(jìn)行編碼,共有〔種不同的編碼方案。4．有一序列脈沖檢測器,當(dāng)連續(xù)輸入信號110時,該電路輸出1,否則輸出0。則它的原始狀態(tài)圖為〔。5．已知一原始狀態(tài)圖如題4圖所示,則它的簡化狀態(tài)圖為〔。題4圖6．已知狀態(tài)表如題6表所示,如果采用JK觸發(fā)器,則輸出方程為〔,狀態(tài)方程為〔,驅(qū)動方程為〔。題6表現(xiàn)態(tài)Q1nQ0n次態(tài)Q1n+1Q0n+1/輸出ZX=0X=10000/001/00100/011/01100/111/0專業(yè)詞匯漢英對照時序邏輯電路：SequentiallogiccircuitMealy型：MealyModelMoore型：MooreModel狀態(tài)圖：Statediagram狀態(tài)表：Statetable現(xiàn)態(tài)：Presentstate次態(tài)：Nextstate分析過程：AnalysisProcedure設(shè)計過程：SynthesisProcedure特性方程：Characteristicequation驅(qū)動方程：Excitationequation狀態(tài)方程：Stateequation輸出方程：Outputequation第8章A/D和D/A自測練習(xí)1．D/A轉(zhuǎn)換器的轉(zhuǎn)換特性,是指其輸出〔〔模擬量,數(shù)字量和輸入〔〔模擬量,數(shù)字量之間的轉(zhuǎn)換關(guān)系。2．如果D/A轉(zhuǎn)換器輸入為n位二進(jìn)制數(shù)Dn-1Dn-2…D1D0,Kv為其電壓轉(zhuǎn)換比例系數(shù),則輸出模擬電壓為〔。3．常見的D/A轉(zhuǎn)換器有〔D/A轉(zhuǎn)換器、〔D/A轉(zhuǎn)換器、〔D/A轉(zhuǎn)換器、〔D/A轉(zhuǎn)換器、以及〔D/A轉(zhuǎn)換器等幾種類型。4．如分辨率用D/A轉(zhuǎn)換器的最小輸出電壓VLSB與最大輸出電壓VFSR的比值來表示。則8位D/A轉(zhuǎn)換器的分辨率為〔。5．已知Ｄ／Ａ轉(zhuǎn)換電路中,當(dāng)輸入數(shù)字量為10000000時,輸出電壓為6.4V,則當(dāng)輸入為01010000時,其輸出電壓為〔。自測練習(xí)1．A/D轉(zhuǎn)換器的轉(zhuǎn)換過程通過〔、〔、〔和〔四個步驟完成。2．A/D轉(zhuǎn)換器采樣過程中要滿足采樣定理,即采樣頻率〔輸入信號的最大頻率。3．A/D轉(zhuǎn)換器量化誤差的大小與<>和<>有關(guān)。4．A/D轉(zhuǎn)換器按照工作原理的不同可分為〔A/D轉(zhuǎn)換器和〔A/D轉(zhuǎn)換器。5．如果將一個最大幅值為5.1V的模擬信號轉(zhuǎn)換為數(shù)字信號,要求模擬信號每變化20mV能使數(shù)字信號最低位LSB發(fā)生變化,那么應(yīng)選用〔位的A/D轉(zhuǎn)換器。6．已知A/D轉(zhuǎn)換器的分辨率為8位,其輸入模擬電壓范圍為0～5V,則當(dāng)輸出數(shù)字量為10000001時,對應(yīng)的輸入模擬電壓為〔。專業(yè)詞匯漢英對照模數(shù)轉(zhuǎn)換器〔ADC：AnalogtoDigitalConverter數(shù)模轉(zhuǎn)換器〔DAC：DigitaltoAnalogConverter權(quán)電阻數(shù)模轉(zhuǎn)換器：WeightedresistorDAC倒T型數(shù)模轉(zhuǎn)換器