1、Chapter 9 Memory, CPLD and FPGA ( 存儲器、CPLD和FPGA)Digital Logic Design and Application (數(shù)字邏輯設計及應用)1 基于Xilinx FPGA的動態(tài)可重構配置課程 Xilinx 大學教師WorkShop 講師為來自美國XILINX 大學計劃部資深外籍講師 本課程介紹了如何利用 ISE、PlanAhead 與嵌入式開發(fā)套件（EDK）軟件工具構建、實現(xiàn)和下載可部分重配置（PR）FPGA 設計2 基于Xilinx FPGA的動態(tài)可重構配置課程 Xilinx 大學教師WorkShop本次培訓配備硬件實驗平臺參加者可以現(xiàn)場動

2、手操作和演示申請原廠正版軟件的捐贈（$5,000.00)3 http:/ http:/￥560.00 $79.00 $59.00 $49.00 About student pricing Shipping immediatelyBasys2 FPGA BoardXilinx Spartan 3E FPGA (100K or 250K gates) Intended for use with ISE or Webpack Digilent USB2 port providing board power, programming, and data transfers VGA & PS/2 con

3、nectors4Basys2 FPGA Board5 http:/ http:/￥1180.00 $149.00 $99.00About student pricing Shipping immediatelyNexys2 FPGA BoardXilinx Spartan-3E FPGA (500K or 1200K gates) Intended for use with ISE, Webpack, or EDK Digilent USB2 port providing board power, programming, and data transfers 16MB Micron Cell

4、ularRAM, 4MB Numonyx StrataFlash, VGA, RS-232, high-speed expansion connector6Nexys2 FPGA Board 7 基于Xilinx FPGA的動態(tài)可重構配置課程 西安電子科技大學 每天鍛煉一小時，健康工作五十年，幸福生活一輩子EDAEDA技術數(shù)字系統(tǒng)EDA技術8 Memory (半導體存儲器)LSI在應用上分類：專用型，為專門設備或用途而設計 通用型，可用在不同數(shù)字設備中在制造工藝上分類：雙極型 MOS型半導體存儲器指能夠存儲大量二值數(shù)據(jù)的半導體器件，按功能可分為： 只讀存儲器（READONLY MEMORY，R

5、OM） 信息數(shù)據(jù)可長期掉電保存于器件之中 隨機存取存儲器（RANDOMACCESS MEMORY，RAM） 可隨時讀出或?qū)懭霐?shù)據(jù)、數(shù)據(jù)斷電丟失Digital Logic Design and Application (數(shù)字邏輯設計及應用)9 各種存儲器中結構最簡單的一種。在正常工作時它存儲的數(shù)據(jù)是固定不變的，只能讀出，不能隨時寫入，故稱只讀存儲器。分類：使用的器件類型:二極管ROM雙極型三極管ROMMOS管ROM數(shù)據(jù)的寫入方式:固定ROM：無法更改，出廠時已定可編程ROM（PROM）：用戶只可寫入一次可擦可編程ROM（EPROM）：可寫可擦，但費時長，操作復雜電抹可編程ROM（E2PROM）只

6、讀存儲器（READONLY MEMORY，ROM）Digital Logic Design and Application (數(shù)字邏輯設計及應用)10ROM電路都包含地址譯碼器、存儲單元矩陣和輸出緩沖器三個部分：地址譯碼（與陣列） 字線存儲矩陣（或陣列） 位線 輸出緩沖（三態(tài)門控制）只讀存儲器（READONLY MEMORY，ROM）Digital Logic Design and Application (數(shù)字邏輯設計及應用)11 二極管ROMA1A0VCCW0W1W2W3D3D2D1D0D3D2D1D0存儲矩陣地址譯碼器或陣與陣固定ROM: 掩模只讀存儲器 兩 位地址輸入: A1 ，A0；

7、四 位數(shù)據(jù)輸出: D3，D2，D1，D0；存 儲單元為二極管；存儲容 量 為 4 4 位。只讀存儲器（READONLY MEMORY，ROM）12工作原理：地址譯碼器將地址A1A0譯成W0W3中的一個高電平輸出信號。存儲矩陣實際上是一個編碼器，當W0W3輸出高電平信號，則在D0D3輸出一個四 位二值代碼。A1A0=10, W2=1, W0=W1=W3=0, 只有D2一根位線與W2之間有二極管，二極管導通，D2=1,D0=D1=D3=0 D3D2D1D0=0100只讀存儲器（READONLY MEMORY，ROM）Digital Logic Design and Application (數(shù)字邏

8、輯設計及應用)13二極管ROM的結點圖（陣列圖）A1A0W0W1W2W3D3D2D1D0D3D2D1D0最小項14NMOS管存儲矩陣W0W1W2W3D3D2D1D0VDD交叉點處接有MOS管時相當于存1，沒有MOS管時相當于存0。交叉點的數(shù)目稱為存儲單元數(shù)，用4（字數(shù)） 4（位數(shù)）表示。固定ROM電路結構簡單，集成度高，價格便宜，存儲數(shù)據(jù)由工廠制造時固化，數(shù)據(jù)不可改寫用存儲器實現(xiàn)組合邏輯函數(shù):地址譯碼器輸出全部最小項利用存儲單元的或門輸出構成所需組合邏輯的最小項和15可編程只讀存儲器 PROM：所有的存儲單元均為0或1，可根據(jù)需要改寫一次存入數(shù)據(jù)（編程）的方法：熔斷法，PN結擊穿法出廠時所有存

9、儲單元為1，用戶可寫入0只能寫入一次：令字線為高電平，位線上施加負高壓脈沖熔絲型PROM的存儲單元PROM管的結構原理圖16EPROM：可根據(jù)需要改寫多次，將存儲器原有的信息抹去，再寫入新的信息，允許改寫幾百次方法：利用雪崩擊穿，采用特殊的雪崩注入MOS管或疊柵注入MOS管擦除方式：紫外線照射特點：擦除操作復雜，速度慢，正常工作時不能隨意改寫E2PROM：允許改寫10010000次方法：利用隧道效應，采用具有兩個柵極的特制NMOS管和一個普通NMOS管只讀存儲器（READONLY MEMORY，ROM）Digital Logic Design and Application (數(shù)字邏輯設計及應

10、用)17E2PROM：允許改寫10010000次擦除方式：加電特點：擦除操作簡單，速度快，正常工作時最好不要隨意改寫Flash Memory:快閃存儲器方法：采用特殊的單管疊柵MOS管，寫入用雪崩注入，擦除利用隧道效應擦除方式：加電特點：擦除操作簡單，集成度高，容量大只讀存儲器（READONLY MEMORY，ROM）Digital Logic Design and Application (數(shù)字邏輯設計及應用)18例1用一個ROM實現(xiàn)如下函數(shù)，并畫出其結點圖將函數(shù)寫成最小項之和的形式確定地址和輸出輸入變量 為A、B、C、D，地址為4位；函數(shù)F1、F2，輸出為2個，應選用24 2的ROMROM

11、的應用實現(xiàn)組合邏輯函數(shù)，代碼轉(zhuǎn)換，字符發(fā)生器，數(shù)學函數(shù)表，實現(xiàn)時序電路中組合邏輯部分ROM也可按RAM的級聯(lián)方式擴展19畫結點圖DCW1W2W3F1F2D2D1W4W7W9W10W5W6W8W11W12W14W15W13BAW0只讀存儲器（READONLY MEMORY，ROM）Digital Logic Design and Application (數(shù)字邏輯設計及應用)20例2用一個ROM實現(xiàn)二進制碼到格雷碼的轉(zhuǎn)換 確定地址和輸出輸入變量 為B3、B2、B1、B0，地址為4位；函數(shù)R0、R1、R2 、R3 ，輸出為4個，應選用24 4的ROM21畫結點圖B0B1W1W2W3R1R2D1D2

12、W4W7W9W10W5W6W8W11W12W14W15W13B2B3W0R3R0D3D4只讀存儲器（READONLY MEMORY，ROM）22 隨機存取存儲器(RAM)在使 用RAM時可以 隨時從任 一指 定 地址取 出（讀出）數(shù)據(jù)，也可以 隨時將數(shù)據(jù)存入（寫入）任 何指 定 地址的存儲單元 中 去。優(yōu) 點：讀寫方便 ，使 用靈 活。缺 點：存在易 失 性 ，一旦 斷 電所 存儲的數(shù)據(jù)便會丟失 ，不利 于 數(shù)據(jù)長期保 存 。按 存儲單 元 的特性 分 為：SRAM：靜 態(tài) 隨機 存儲器DRAM：動 態(tài) 隨機 存儲器Digital Logic Design and Application (數(shù)

13、字邏輯設計及應用)23 SRAM的結構框圖 SRAM的結構及工作原理RAM電路通常由存儲矩陣、地址譯碼器和讀/寫控制電路三部分 組成。24存儲矩陣：在譯碼器和讀/寫控制電路的控制下既可以 寫入1或0，又可以 將所 存儲的數(shù)據(jù)讀出。存儲矩陣中 的單元 個數(shù)即存儲容量地址譯碼器：將輸入的地址代碼譯成某一條字線的輸出信號，使 連接在這條字線上的存儲單元 或讀/寫控制電路接通，然后才能對這些單元 進行讀或?qū)?。讀/寫控制電路：對電路的工作狀態(tài) 進行控制 片選輸入端CS，讀/寫控制，輸出緩沖電路 隨機存取存儲器（RAM）Digital Logic Design and Application (數(shù)字邏輯設

14、計及應用)25 =1，執(zhí)行讀操作，將存儲單元 里的內(nèi)容送到輸入/輸出端上； =0，執(zhí)行寫操作，輸入/輸出線上的數(shù)據(jù)被寫入存儲器；CS=1時RAM的輸入/輸出端與外部總線接通；CS=0時RAM的輸入/輸出端呈高阻態(tài) ，不能與總線交換數(shù)據(jù)； 隨機存取存儲器（RAM）Digital Logic Design and Application (數(shù)字邏輯設計及應用)26 2114的結構框圖 X0 A3行地址譯碼器存儲矩陣6464輸入/輸出電路列地址譯碼器 X63 Y0 Y15 A4 A5 A6 A7 A8 A1 A2 A9I/O1I/O2I/O3I/O4 A0 G2 G1 G3 G4 G5 G6 G7

15、G8 G10 G92728共有10244=4096個存儲單元 ，排成6464矩陣。1024（=210），共有10個地址輸入端A0A9。 分 成兩組譯碼I/O1I/O4既是數(shù)據(jù)輸入端也是數(shù)據(jù)輸出端 =1時，門G1G8禁止，將存儲器內(nèi)部電路與外部連線隔離，可以 直接把I/O1I/O4與系統(tǒng)總線相連使 用。 =0， =0，G1G4工作，G5G8禁止，加到I/O1I/O4上的數(shù)據(jù)被寫入指 定的四個存儲單元。 =1， =0時，門G9輸出高電平，使 緩沖器G5G8工作，門G10輸出低電平，使 G1G4禁止，這時由地址碼指 定的四個存儲單元 中 的數(shù)據(jù)被送到I/O1I/O4，實現(xiàn)讀操作。Digital Lo

16、gic Design and Application (數(shù)字邏輯設計及應用)29 SRAM的典型存儲單元： 六管NMOS靜態(tài)存儲單元六管CMOS靜態(tài)存儲單元特點：數(shù)據(jù)穩(wěn)定可靠 無需刷新 讀寫速度快 工藝復雜 集成度低 30 動態(tài)隨機存儲器DRAM單管動態(tài)MOS存儲單元典型存儲單元:特點：電路簡單 集成度高 讀出信號小 需刷新31DRAM電路總體結構： 1位輸入 1位輸出 地址分 時輸入32 RAM的擴展當使用一片RAM器件不能滿足存儲量 的需要時，可以將若干片RAM組合到一起，接成一個容量 更大的RAM。位擴展方式: 輸入全部并接，輸出分別接出如果每一片RAM中的字數(shù)已夠用而每個字的位數(shù)不夠用

17、時，應采用位擴展的連接方式，將多片RAM組合成位數(shù)更多的存儲器。例1 用10241位RAM接成10248位RAM。33字擴展方式: 輸入低位和 并接，輸出全部并接 , 輸入高位通過譯碼控制片選 如果每一片RAM中的位數(shù)已夠用而字數(shù)不夠用時，應采用字擴展方式（也稱地址擴展方式）。例2. 用四片2568位RAM接成一個10248位RAM256（=28），1024（=210），每一片RAM只有八位地址輸入端，而1024為10位地址輸入端，故需增加兩位地址碼A9、A8。由于 每一片RAM的數(shù)據(jù)端I/O1I/O8都有三態(tài) 緩沖器，而它們又不會 同時出現(xiàn)低電平，故可將它們的數(shù)據(jù)端并聯(lián)起來，作為整個RAM的

18、八位數(shù)據(jù)輸入/輸出端。Digital Logic Design and Application (數(shù)字邏輯設計及應用)RAM的擴展34 RAM的字擴展接法Digital Logic Design and Application (數(shù)字邏輯設計及應用)35各片RAM電路的地址分 配Digital Logic Design and Application (數(shù)字邏輯設計及應用)RAM的擴展36 Programmable Logic Device(可編程邏輯器件)可編程邏輯器件 ( Programmable Logic Device ) 簡稱PLD，是一種通用大規(guī)模集成電路，用于LSI和VLSI設計

19、中，采用軟件和硬件相結合的方法設計所需功能的數(shù)字系統(tǒng)。PLD的優(yōu)點：價格較便宜，操作簡便，修改方便Digital Logic Design and Application (數(shù)字邏輯設計及應用)37 可編程邏輯器件PLD的分類：根據(jù)有無寄存功能： 可編程組合邏輯器件 可編程時序邏輯器件。按內(nèi)部電路組成： PLA（可編程邏輯陣列） PGA（可編程門陣列）按編程方式： 熔絲編程 光擦編程 電擦編程 在線編程可擦除PLA和可擦除PGA統(tǒng)稱為可擦除PLD，簡稱EPLDDigital Logic Design and Application (數(shù)字邏輯設計及應用)38規(guī)格： 變量 輸入與陣列輸出 + 或

20、陣列輸出 任一邏輯函數(shù)都可用“與或”式表示，即任何邏輯函數(shù)都可以用一個與門陣列與一個或門陣列來實現(xiàn)。由與陣列和或陣列組成的電路叫做邏輯陣列LA 固定LA ROM（不可編程）邏輯陣列LA PROM（或陣列可編程） PLA PAL（與陣列可編程） FPLA（與、或陣列皆可編程）PLA同PROM一樣，可用熔絲編程，也可用NMOS，CMOS工藝的光擦和電擦編程。可編程邏輯陣列 PLA （Programmable Logic Array）Digital Logic Design and Application (數(shù)字邏輯設計及應用)39&熔絲全保留的簡化符號熔絲全保留或燒斷異或門&11AB1&11VCC

21、HLLHHL40用ROM實現(xiàn)邏輯函數(shù)時，地址譯碼器的每個輸出都為一條字線，不能減少。輸出函數(shù)為標準的與或表達式。為減小芯片面積，簡化譯碼器，使輸出函數(shù)為最簡的與或表達式，采用FPLA。（見例1）FPLA與觸發(fā)器配合可構成時序邏輯電路（見例2） 現(xiàn)場可編程邏輯陣列 FPLA （Field Programmable Logic Array）Digital Logic Design and Application (數(shù)字邏輯設計及應用)41用ROM實現(xiàn)邏輯函數(shù)時，地址譯碼器的每個輸出都為一條字線，不能減少。輸出函數(shù)為標準的與或表達式。FPLA規(guī)格用輸入變量數(shù)、與邏輯陣列的輸出端數(shù)、或邏輯陣列的輸出端

22、數(shù)三者的乘積表示。用戶可進行一次編程，使用方便（熔絲型）；也可用疊柵注入式MOS管作為存儲單元，如同UVEPROM 現(xiàn)場可編程邏輯陣列 FPLA （Field Programmable Logic Array）Digital Logic Design and Application (數(shù)字邏輯設計及應用)42例1DCW1W2W3F1F2D2D1W4W7W9W10W5W6W8W11W12W14W15W13BAW0414243DCW1W2W3F1F2D2D1W7W10W6W8W12BAW0492Digital Logic Design and Application (數(shù)字邏輯設計及應用)FPLA

23、規(guī)格用輸入變量數(shù)、與邏輯陣列的輸出端數(shù)、或邏輯陣列的輸出端數(shù)三者的乘積表示。44472DCW1W2W3F1F2D2D1W4W5W7BAW645例2 用FPLA與D觸發(fā)器實現(xiàn)8421BCD計數(shù)器Digital Logic Design and Application (數(shù)字邏輯設計及應用)46畫出卡諾圖47Digital Logic Design and Application (數(shù)字邏輯設計及應用)48陣列圖484QAW1W2W3W4W5W7W6W8DDDDQBQCQDCPRDigital Logic Design and Application (數(shù)字邏輯設計及應用)49雙極型PAL：熔斷法

24、CMOSPAL：可多次擦除（紫外線擦除）PAL和觸發(fā)器可構成時序電路可編程陣列邏輯 （Programmable Array Logic，PAL） PAL的基本組成包括：輸入互補緩沖;可編程與陣列；固定或陣列；特定的輸出電路;尚未編程之前，與邏輯陣列的所有交叉點均有熔絲接通。編程即是將有用的熔絲保留，無用的熔絲熔斷。Digital Logic Design and Application (數(shù)字邏輯設計及應用)50一、PAL的基本電路結構最簡單的PAL電路結構形式，包含一個可編程的與邏輯陣列和一個固定的或邏輯陣列。51編程后的PAL電路52二、PAL的幾種輸出電路結構和反饋形式1. 專用輸出結構

25、：輸出端是與或門，與或非門或者互補輸出結構，即所有設置的輸出端只能作輸出用。有PAL10H8、PAL14H4、PAL10L8、PAL14L4、PAL16C1等。2. 可編程輸入/輸出結構：PAL16L8、PAL20L10等533. 寄存器輸出結構：帶有異或門的可編程 輸入/輸出結構輸出三態(tài)緩沖（由與邏輯陣列控制）輸出信號互補反饋到與邏輯陣列中用途：產(chǎn)生復雜的組合邏輯函數(shù) 在輸出端插入D觸發(fā)器陣列，狀態(tài)及輸出均互補反饋到與邏輯陣列中，輸出三態(tài)緩沖由公共控制線控制用途：組成各類時序邏輯電路545. 運算選通輸出結構4. 異或輸出結構PAL規(guī)格：PAL-輸入量-結構-輸出量例：PAL14H4 14輸

26、入 4輸出 輸出正變量 專用輸出結構 PAL16R4 16輸入 4輸出 輸出反變量 寄存器輸出結構應用舉例： 專用輸出結構-實現(xiàn)組合邏輯設計要點：計算輸出邏輯的最簡與或式選擇PAL器件：輸入端 輸出端 每個輸出所含與項數(shù)量進行相應編程連接，去除未使用的與門二、PAL的幾種輸出電路結構和反饋形式Digital Logic Design and Application (數(shù)字邏輯設計及應用)555. 運算選通輸出結構4. 異或輸出結構PAL規(guī)格：PAL-輸入量-結構-輸出量例：PAL14H4 14輸入 4輸出 輸出正變量 專用輸出結構 PAL16R4 16輸入 4輸出 輸出反變量 寄存器輸出結構應

27、用舉例： 寄存器輸出結構-實現(xiàn)時序邏輯設計要點：計算各狀態(tài)方程（驅(qū)動方程）的最簡與或式選擇PAL器件：輸入端 輸出端 每個輸出所含與項數(shù)量觸發(fā)器數(shù)量進行相應編程連接，去除未使用的與門二、PAL的幾種輸出電路結構和反饋形式Digital Logic Design and Application (數(shù)字邏輯設計及應用)56PAL的應用例1：用PAL器件設計一個數(shù)值判別電路。要求判斷4位二進制數(shù)DCBA的大小屬于05、6 10、11 15三個區(qū)間的哪一個之內(nèi)。十進制數(shù)二進制數(shù)Y0Y1Y2DCBA00000100100011002001010030011100401001005010110060110

28、0107011101081000010910010101010100101110110011211000011311010011411100011511110015758例2 用PAL設計一個4位循環(huán)碼計數(shù)器，并要求所設計的計數(shù)器具有置零和對輸出進行三態(tài)控制的功能。CPY3Y2Y1Y0CQ3Q2Q1Q0C000000111111000101110120011011001300100110114011001001150111010001601010101017010001011181100000111911010001011011110000011111100000111210100010111

29、3101100100114100100110115100010111016000001111159根據(jù)上表畫出4個觸發(fā)器次態(tài) 的卡諾圖，化簡后6061 通用陣列邏輯 GAL （General Array Logic）GAL是第二代的PAL，是一種寄存PLA器件?；窘Y構：輸入互補緩沖,與或陣列（可編與、固定或）,可編程的輸出電路輸出電路結構：通用宏單元OLMC（可編程）工藝：E2CMOS擦除方式：采用電可擦除的CMOS制作特點：通用性較強，高速，低耗，使用方便GAL器件是美國Lattice公司1985年首先推出的，目前主要有5種型號：GAL16V8 GAL20V8 ispGAL16Z8 isp

30、GAL20V10 GAL39V18Digital Logic Design and Application (數(shù)字邏輯設計及應用)62 通用陣列邏輯 GAL （General Array Logic）一、GAL的電路結構：GAL由可編程與陣列、固定或陣列、OLMC及部分輸入/輸出緩沖門電路組成。實際上，GAL的或陣列包含在OLMC中。Digital Logic Design and Application (數(shù)字邏輯設計及應用)6364二、輸出邏輯宏單元（OLMC）Digital Logic Design and Application (數(shù)字邏輯設計及應用)65三、工作特點： 8個與或項輸入

31、，可實現(xiàn)正/反相輸入（XOR） 可選擇直接輸出/通過D觸發(fā)器輸出（OMUX） 輸出三態(tài)門可控：4種方式（TSMUX） 反饋輸入可控：輸出/狀態(tài)/其他輸入（FMUX）Digital Logic Design and Application (數(shù)字邏輯設計及應用)66 工作模式： 專用輸入：三態(tài)門斷開，利用反饋輸入端 專用組合輸出：不用觸發(fā)器，不反饋，三態(tài)門常通 組合輸入/輸出：不用觸發(fā)器，帶反饋，三態(tài)門程控 寄存器輸出：利用觸發(fā)器，帶反饋，三態(tài)門外控6768 其它可編程邏輯器件可擦除的可編程邏輯器件（Erasable Programmable Logic Device）工藝：UVCMOS擦除方式

32、：加電基本結構：與或陣列（可編與、可編或）輸出電路結構：OLMC可編程性優(yōu)于GAL特點：功耗低，集成度高（幾千門/片），信號傳輸時間短，可預知, 成本低Digital Logic Design and Application (數(shù)字邏輯設計及應用)69 其它可編程邏輯器件現(xiàn)場可編程門陣列FPGA（Field Programmable Gate Array）工藝：CMOS-SRAM擦除方式：與SRAM相同基本結構：邏輯單元陣列結構（可編程）特點：功耗低，集成度高（3萬門/片）， 信號傳輸時間不可預知Digital Logic Design and Application (數(shù)字邏輯設計及應用)7

33、0結構特點：輸入/輸出模塊（IOB）：輸入或輸出可設置可編程邏輯模塊（CLB）：含組合邏輯和觸發(fā)器互連資源（IR）：金屬線，可編程接點/開關利用EPROM存放編程數(shù)據(jù)現(xiàn)場可編程門陣列 FPGA71輸入/輸出模塊（IOB）邏輯原理Digital Logic Design and Application (數(shù)字邏輯設計及應用)72低密度PLD：FPLA，PAL，GAL高密度PLD：FPGA，EPLD性能特點： 設計靈活性強，適用性廣 傳輸延遲時間不定，速度低，保密性差可編程邏輯模塊（CLB）邏輯原理Digital Logic Design and Application (數(shù)字邏輯設計及應用)73

34、在系統(tǒng)可編程邏輯器件（ISP-PLD）(CPLD)特點：采用電可擦除，無需編程器結構特點：與GAL類同，加以改進 輸入/輸出單元（IOC） 通用邏輯模塊（GLB） 可編程布線區(qū)：全局布線區(qū)（GRP），輸出布線區(qū)（ORP）GLB結構及功能：與GAL類似IOC結構及功能：8種工作方式 圖8.8.7 圖8.8.8在系統(tǒng)可編程通用數(shù)字開關（ispGDS）通過對IOC編程控制輸入/輸出以及各IOC之間的連接Digital Logic Design and Application (數(shù)字邏輯設計及應用)74757677Digital Logic Design and Application (數(shù)字邏輯設計

35、及應用)補充： 數(shù)/模（D/A）轉(zhuǎn)換電路模/數(shù)（A/D）轉(zhuǎn)換電路78 隨著大規(guī)模集成電路和計算機技術的飛速發(fā)展，數(shù)字技術滲透到各個技術領域，各種以數(shù)字技術為基礎核心的裝置和系統(tǒng)層出不窮，如數(shù)字儀表、數(shù)字控制、數(shù)字通信、數(shù)字電視等。但是自然界中大多數(shù)物理信號和需要處理的信息卻以模擬信號的形式出現(xiàn)，如語音、溫度、位移、壓力等。所以，要想用數(shù)字技術對這些信號進行處理和加工，就必須首先把模擬信號轉(zhuǎn)換成數(shù)字信號，這就是模數(shù)轉(zhuǎn)換（ADC）；另一方面，在許多情況下為了顯示直觀或便于控制，必須將數(shù)字量轉(zhuǎn)換成模擬量，這就是數(shù)模轉(zhuǎn)換（DAC）。引言Digital Logic Design and Applicat

36、ion (數(shù)字邏輯設計及應用)79 數(shù)/模與模/數(shù)轉(zhuǎn)換器是計算機與外部設備的重要接口,也是數(shù)字測量和數(shù)字控制系統(tǒng)的重要部件。隨著電子技術的發(fā)展，數(shù)/模與模/數(shù)轉(zhuǎn)換器的應用領域越來越廣，對數(shù)/模與模/數(shù)轉(zhuǎn)換器的要求也越來越高，新型的數(shù)/模與模/數(shù)轉(zhuǎn)換器也不斷地涌現(xiàn)。模擬信號數(shù)字信號： A/D轉(zhuǎn)換器 (ADCAnalog Digital Converter)數(shù)字信號模擬信號： D/A轉(zhuǎn)換器 (DAC Digital Analog Converter)80數(shù)模轉(zhuǎn)換電路（DAC 或D/A ）基本DAC 電路常用DAC芯片及其應用DAC的主要性能參數(shù)及芯片選用的方法Digital Logic Desig

37、n and Application (數(shù)字邏輯設計及應用)81 (1) D/A功能: 將數(shù)字量成正比地轉(zhuǎn)換成模擬量 D/An =4位8位10位12位16位n位數(shù)字量模擬量05V或010V D/A轉(zhuǎn)換器原理Digital Logic Design and Application (數(shù)字邏輯設計及應用)82 D/A 功能(續(xù))4位數(shù)據(jù): 0000 0V 1111 5V 分辨率:5V/15=0.333V/每1個最低有效位8位數(shù)據(jù): 00000000 0V 11111111 5V 分辨率:5V/255=0.0196V/每1個最低有效位Digital Logic Design and Applicati

38、on (數(shù)字邏輯設計及應用)83 (2) D/A的組成 由三部分電路組成 電阻網(wǎng)絡 模擬電子開關 求和運算放大器Digital Logic Design and Application (數(shù)字邏輯設計及應用)84 權電阻D/A變換器 這種變換器由“電子模擬開關”、“權電阻求和網(wǎng)絡”、“運算放大器”和“基準電源”等部分組成。85 電子模擬開關( S0-S3)由電子器件構成，其動作受二進制數(shù)D0-D3 控制。當 DK 1 時，則相應的開關SK 接到位置1上，將基準電源UR經(jīng)電阻Rk引起的電流接到運算放大器的虛地點（如圖中S0、S1）；當Dk0 時，開關Sk 接到位置0 ，將相應電流直接接地而不進運

39、放（如圖中S2、S3）。86T1T2SDa電子模擬開關的簡化原理電路 當 D = 1 時，T2 管飽和導通，T1 管截止，則 S 與 a 點通 ； 當 D = 0 時，T1 管飽和導通，T2 管截止，則 S 被接地 。 前者相當于開關S 接到 “ 1 ” 端 ，后者則 相當于開關S 接到“ 0 ”端 。Digital Logic Design and Application (數(shù)字邏輯設計及應用)87Uo = - URRFR（）D3D0D1D223202122根據(jù)反相比例運算公式可得：顯然，輸出模擬電壓的大小直接與輸入 二進制數(shù)的大小成正比，從而實現(xiàn)了數(shù)字量 到模擬量的轉(zhuǎn)換 。88 T形解碼網(wǎng)

40、絡D/A變換器( 以4位為例 ) 由于解碼網(wǎng)絡的電路結構和參數(shù)匹配，使得上圖中D、C、B、A四點的電位逐位減半. 和權電阻網(wǎng)絡相比，T形解碼網(wǎng)絡中電阻的類型少，只有R、2R兩種，電路構成比較方便。89UD = URUC = UR/ 2UB = UR/4UA = UR/8即： 因此，每個 2R支路中的電流也逐位減半。90I = I3 + I2 + I1 + I0UR2R=D3UR16RD0UR8RD1UR4RD2+=UR16R( 8D3 + 4D2 + 2D1 + 1D0 )=URRF16R( 8D3 + 4D2 + 2D1 + 1D0 )uo -91 權電流型DAC轉(zhuǎn)換器（本小段內(nèi)容自學為主，

41、講解從略） 和權電阻網(wǎng)絡相比，權電流DAC僅將VREF和電阻的組合變成了基準電流源的2的負整數(shù)次冪的組合，其它關系未發(fā)生任何變化，電路構成比較簡單。Digital Logic Design and Application (數(shù)字邏輯設計及應用)92 DAC的主要性能參數(shù)及選用方法 指輸入數(shù)字量的最低有效位（LSB）變化1個字所引起的輸出電壓變化值相對于滿刻度值（最大輸出電壓）的百分比。 有時也用輸入數(shù)字量的有效位數(shù)（n）來表示分辨率。一、轉(zhuǎn)換精度1、分辨率Digital Logic Design and Application (數(shù)字邏輯設計及應用)932、轉(zhuǎn)換誤差轉(zhuǎn)換誤差有絕對誤差和相對誤差

42、兩種表示方法。對于某個輸入數(shù)字，實測輸出值與理論輸出值之差稱為絕對誤差。對于某個輸入數(shù)字，實測輸出值與理論輸出值之差同滿刻度之比稱為相對誤差。 3、線性誤差通常用線性誤差的大小表示D/A 變換器的線性度。把偏離理想的輸入輸出特性的偏差與滿刻度輸出之比的百分數(shù)定義 為非線性誤差（FSR）。 二、轉(zhuǎn)換速度Digital Logic Design and Application (數(shù)字邏輯設計及應用)94 建立時間定義為：從輸入數(shù)字量發(fā)生變化開始到輸出進入穩(wěn)態(tài)值0.5LSB范圍之內(nèi)所需要的時間。含運算放大器的DAC其建立時間一般小于1.5S，不含運算放大器的DAC其建立時間一般小于100nS。 DA

43、C的轉(zhuǎn)換速度也稱轉(zhuǎn)換時間或建立時間，主要由DAC轉(zhuǎn)換網(wǎng)絡的延遲時間和運算放大器的電壓變化率SR來決定。95模數(shù)轉(zhuǎn)換電路（ADC 或A/D ） A/D轉(zhuǎn)換的基本概念 基本ADC電路 ADC的主要性能參數(shù)及芯片選用Digital Logic Design and Application (數(shù)字邏輯設計及應用)96 A/D轉(zhuǎn)換的基本概念A/D轉(zhuǎn)換過程包括取樣、保持、量化和編碼四個步驟，前兩步在取樣-保持電路（S/H）中完成，后兩步在A/D轉(zhuǎn)換電路中完成。采樣定理：fs = 2 fmax （理論計算） fs =（45）fmax （實際應用）采樣-保持：將采樣后的值保存下來，并在采樣脈沖結束之后到下一個采樣脈沖到來之前保持不