1、課程設(shè)計(jì)利用可編程邏輯器件設(shè)計(jì)CCD驅(qū)動(dòng)信號(hào)源電荷耦合器件(CCD)作為一種高性能的光電圖像傳感器，具有光譜響應(yīng)寬、線性好、動(dòng)態(tài)范圍寬、噪聲低、靈敏度高、實(shí)時(shí)傳輸和電荷掃描等多方面優(yōu)點(diǎn)，同時(shí)兼有大面陣和高空間分辨率等特性, 因此被廣泛應(yīng)用于眾多光電檢測(cè)領(lǐng)域。要使CCD穩(wěn)定可靠地工作，必須設(shè)計(jì)出符合CCD正常工作所要求的時(shí)序驅(qū)動(dòng)信號(hào)，才能充分發(fā)揮CCD的光電轉(zhuǎn)換功能。因此，如何快速方便地產(chǎn)生CCD 驅(qū)動(dòng)時(shí)序, 成為CCD驅(qū)動(dòng)電路設(shè)計(jì)的關(guān)鍵。CCD時(shí)序驅(qū)動(dòng)電路的設(shè)計(jì)及其工作性能的優(yōu)劣，直接影響著測(cè)量精度和系統(tǒng)的功能。CPLD是可編程邏輯器件(Complex Progranmmable Logic

2、Device)的英語(yǔ)縮寫，在可編程邏輯器件芯片內(nèi)部，按一定排列方式集成了大量的門和觸發(fā)器等根本邏輯元件，可以通過(guò)對(duì)其編程將這些芯片內(nèi)部的元件連接起來(lái)，使之滿足系統(tǒng)要求。【設(shè)計(jì)目的】1進(jìn)一步掌握CCD的工作原理，理解CCD驅(qū)動(dòng)信號(hào)時(shí)序與CCD工作流程的關(guān)系； 2學(xué)會(huì)用圖形輸入方式進(jìn)行可編程邏輯器件的設(shè)計(jì)、調(diào)試，實(shí)現(xiàn)CCD的驅(qū)動(dòng)信號(hào)；3. 了解用VHDL語(yǔ)言進(jìn)行可編程邏輯器件設(shè)計(jì)、調(diào)試的方法，為進(jìn)一步學(xué)習(xí)打好根底；4. 穩(wěn)固和加深對(duì)數(shù)字電路相關(guān)知識(shí)的理解，學(xué)以致用，提高實(shí)踐動(dòng)手能力?！驹O(shè)計(jì)內(nèi)容】4MHz輸入時(shí)鐘CLKF1F2FR輸出光電信號(hào)CPLDCCDSH圖1 CCD在CPLD的驅(qū)動(dòng)下工作的原理

3、示意圖線陣CCD的工作原理如上圖6-1所示，晶振產(chǎn)生的4MHz輸入時(shí)鐘信號(hào)經(jīng)CPLD處理以后，得到驅(qū)動(dòng)信號(hào)SH、F1、F2、FR，CCD器件在這些驅(qū)動(dòng)信號(hào)的驅(qū)動(dòng)下，將投射到CCD器件上的光信號(hào)轉(zhuǎn)化為模擬視頻信號(hào)，如下圖為CCD器件接收單縫衍射光強(qiáng)后得到的結(jié)果。設(shè)計(jì)中選擇的CCD器件為日本東芝公司的TCD1206SUP，它的驅(qū)動(dòng)信號(hào)之間的相互關(guān)系及CPLD輸入時(shí)鐘的波形應(yīng)滿足這些關(guān)系：光積分時(shí)間TSH由使用者根據(jù)具體應(yīng)用時(shí)光強(qiáng)來(lái)決定，但其低電平局部必須在F1、F2低電平局部的內(nèi)部，F(xiàn)1、F2為兩相互補(bǔ)時(shí)鐘，希望后沿斜一些，以便獲得較高的轉(zhuǎn)移效率。復(fù)位脈沖FR的頻率為F1、F2的二倍，而且其平頂局

4、部必須在F1、F2脈沖平頂?shù)闹虚g。時(shí)序之間更嚴(yán)格的要求已標(biāo)注在圖2中，或參考TCD1206SUP的產(chǎn)品資料。本設(shè)計(jì)的內(nèi)容是：給定如圖2所示的4 MHz輸入時(shí)鐘，要求采用Altera公司的EPM7128SLC84-7芯片，使用圖形輸入方式(學(xué)有余力的同學(xué)可采用VHDL語(yǔ)言編程方式)對(duì)CPLD進(jìn)行編程，從而得到滿足圖2要求的CCD驅(qū)動(dòng)信號(hào)，驅(qū)動(dòng)該CCD正常工作，完成光電信號(hào)的轉(zhuǎn)換。t2>500nst1>0t3>0t4>20nsCLKSHF1F2FRfCLK=4MHzTSHTTSH>1200T0.01MHz<f<1MHzt5>1000nsF2=F1圖2

5、 TCD1206SUP的驅(qū)動(dòng)波形的相關(guān)參數(shù)【設(shè)計(jì)平臺(tái)】設(shè)計(jì)軟件：Quartus II 8.1及以上版本測(cè)試儀器：OEMS CCD光電測(cè)量及技術(shù)實(shí)驗(yàn)系統(tǒng)1臺(tái)、計(jì)算機(jī)1臺(tái)、示波器1臺(tái)。【設(shè)計(jì)步驟】1明確設(shè)計(jì)任務(wù)、設(shè)計(jì)方法 參考資料： TCD1206SUP器件說(shuō)明書；?固體圖像傳感器?，袁祥輝，重慶大學(xué)出版社；?圖像傳感器應(yīng)用技術(shù)?，王慶有，電子工業(yè)出版社；?光電技術(shù)?，王慶有，電子工業(yè)出版社；2. 完成驅(qū)動(dòng)信號(hào)的硬件數(shù)字電路設(shè)計(jì)，畫出電路圖； 參考書籍：?數(shù)字電子技術(shù)?3. 熟悉Quartus II軟件，學(xué)習(xí)CPLD的設(shè)計(jì)方法，圖形輸入方式或Verilog語(yǔ)言編程方式任選其一。 參考書籍：1 王冠

6、，愈一鳴.面向CPLD/FPGA 的Verilog設(shè)計(jì).北京：機(jī)械工業(yè)出版社，2007年3月.2 趙曙光，郭萬(wàn)有，楊頌華.可編程邏輯器件原理開(kāi)發(fā)與應(yīng)用.西安:西安電子科技大學(xué)出版社，2000年6月.3 劉篤仁，楊萬(wàn)海.在系統(tǒng)可編程技術(shù)器件原理與應(yīng)用.西安:西安電子科技大學(xué)出版社，1999年2月.4 Verilog HDL與數(shù)字ASIC設(shè)計(jì)根底.武漢：華中科技大學(xué)出版社，2007年12月.5 復(fù)雜數(shù)字電路系統(tǒng)的Verilog HDL設(shè)計(jì)技技術(shù), 夏宇聞，北京航空航天 大學(xué)出版社. 4將設(shè)計(jì)好的驅(qū)動(dòng)信號(hào)電路圖(或轉(zhuǎn)化為相應(yīng)得Verilog程序后)輸入到Quartus II軟件中并調(diào)試，如果不正確那

7、么返回修改，直到所得輸出信號(hào)滿足所給時(shí)序要求。5. 優(yōu)化Verilog程序，提高運(yùn)行速度并使用最少的資源。6連接下載電纜：將下載電纜的一端插入計(jì)算機(jī)串口，另一端插入電路板上的“JTAG接口，接通系統(tǒng)電源。將所得程序?qū)懭氲紺PLD芯片中；利用示波器測(cè)試驅(qū)動(dòng)信號(hào)驗(yàn)證其正確性，檢測(cè)輸出信號(hào)是否正確，與所要求的信號(hào)進(jìn)行比照。管腳分配：CLK- 2 SH - 8 F1 - 9 F2 - 10 FR - 11 時(shí)間：17周星期4之前 地點(diǎn)：6教420【總結(jié)】 完成設(shè)計(jì)報(bào)告，包含以下內(nèi)容： 1. 設(shè)計(jì)內(nèi)容與要求2. 畫出本次設(shè)計(jì)的電路圖；3說(shuō)明利用CPLD設(shè)計(jì)驅(qū)動(dòng)信號(hào)的根本過(guò)程；4說(shuō)明采用CPLD器件進(jìn)行設(shè)

8、計(jì)的優(yōu)點(diǎn)、應(yīng)用；5. 如何選擇適宜的CPLD器件？ 設(shè)計(jì)時(shí)間安排表14周星期5上午講解CCD的驅(qū)動(dòng)原理、要求，安排學(xué)習(xí)資料，學(xué)習(xí)FPGA根底；演示設(shè)計(jì)過(guò)程，測(cè)試方法；15周星期3晚上19：00討論，答疑；15周星期5晚上19：00討論，答疑。17周星期2上午9：00提交設(shè)計(jì)，討論，答疑。CLKCLK1 CPSH附： 幾種常用的CCD驅(qū)動(dòng)方法1. 直接數(shù)字電路驅(qū)動(dòng)方法這種方法用數(shù)字門電路及時(shí)序電路搭成CCD驅(qū)動(dòng)時(shí)序電路。一般由振蕩器、單穩(wěn)態(tài)觸發(fā)器、計(jì)數(shù)器等組成?？捎脴?biāo)準(zhǔn)邏輯器件搭成或可編程邏輯器件制成。特點(diǎn)是驅(qū)動(dòng)頻率高，但邏輯設(shè)計(jì)比擬復(fù)雜。2. 單片機(jī)驅(qū)動(dòng)方法單片機(jī)PB0PB1PB2PB3SH1

9、2RSTCD1206圖1OSDOS 單片機(jī)產(chǎn)生CCD驅(qū)動(dòng)時(shí)序的方法，主要依靠程序編制，直接由單片機(jī)I/O口輸出驅(qū)動(dòng)時(shí)序信號(hào)。時(shí)序信號(hào)是由程序指令間的延時(shí)產(chǎn)生。這種方法的特點(diǎn)是調(diào)節(jié)時(shí)序靈活方便、編程簡(jiǎn)單，但通常具有驅(qū)動(dòng)頻率低的缺點(diǎn)。如果使用指令周期很短單片機(jī)如AVR單片機(jī)，那么可以克服這一缺點(diǎn)。如圖1所示。3. EPROM驅(qū)動(dòng)方法在EPROM中事先存放驅(qū)動(dòng)CCD的所有時(shí)序信號(hào)數(shù)據(jù)，并由計(jì)數(shù)電路產(chǎn)生EPROM的地址使之輸出相應(yīng)的驅(qū)動(dòng)時(shí)序。這種方法結(jié)構(gòu)簡(jiǎn)明，與單片機(jī)驅(qū)動(dòng)方法相似。4. 專用IC驅(qū)動(dòng)方法利用專用集成電路產(chǎn)生CCD驅(qū)動(dòng)時(shí)序，集成度高、功能強(qiáng)、使用方便。在大批量生產(chǎn)中，驅(qū)動(dòng)攝像機(jī)等視頻領(lǐng)域

10、首選此法，但在工業(yè)測(cè)量中又顯得靈活性不好。5. CPLD驅(qū)動(dòng)方法晶振可編程邏輯器件CPLDTCD1206SH12RSOSDOS圖2CLK 這種設(shè)計(jì)方法一般結(jié)合相應(yīng)的設(shè)計(jì)軟件，如Quartus,通過(guò)電路圖或硬件描述語(yǔ)言輸入的方式來(lái)設(shè)計(jì)和仿真驅(qū)動(dòng)脈沖。利用自頂向下的設(shè)計(jì)方法，將CCD時(shí)序發(fā)生器的原理分為幾個(gè)邏輯關(guān)系層。通過(guò)逐級(jí)仿真，最后將編譯生成的文件燒錄到可編程邏輯芯片上。如圖2所示。6. 幾種驅(qū)動(dòng)方法的比擬 早期的CCD 驅(qū)動(dòng)電路幾乎全部是由普通數(shù)字電路芯片實(shí)現(xiàn)的,由于需要復(fù)雜的三相或四相交迭脈沖,一般整個(gè)驅(qū)動(dòng)電路需要20 個(gè)芯片左右,體積較大,設(shè)計(jì)也復(fù)雜,偏重于硬件的實(shí)現(xiàn),調(diào)試?yán)щy,靈活性較

11、差。EPROM方法設(shè)計(jì)思想十分簡(jiǎn)單,不管對(duì)任何型號(hào)的CCD ,其硬件結(jié)構(gòu)幾乎不需要變化。只需按CCD 的典型驅(qū)動(dòng)波形圖,將EPROM 輸出數(shù)據(jù)與CCD 信號(hào)相對(duì)應(yīng),以及將波形轉(zhuǎn)化成數(shù)據(jù)即可,設(shè)計(jì)起來(lái)十分簡(jiǎn)單。而設(shè)計(jì)的系統(tǒng)性能穩(wěn)定,可以進(jìn)行程序擦除,再開(kāi)發(fā),但是器件要工作還需要地址發(fā)生器,而根據(jù)前面分析的結(jié)果,要保存一個(gè)周期的驅(qū)動(dòng)波形信號(hào)需要14k 或以上存儲(chǔ)量,相應(yīng)的地址信號(hào)也需要14 位或更多,設(shè)計(jì)這么多位的同步計(jì)數(shù)器又增加了設(shè)計(jì)工作量,而且電路板面積也隨之增大。另外,存儲(chǔ)的數(shù)據(jù)不能在系統(tǒng)修改。單片機(jī)驅(qū)動(dòng)方法與EPROM 方法有些相似。EPROM 方法每改變地址就輸出新的狀態(tài)數(shù)據(jù),單片機(jī)法每改變一次端口輸出指令就改變了輸出數(shù)據(jù)。在這種設(shè)計(jì)方法中,硬件電路非常簡(jiǎn)單,但是存在資源浪費(fèi)較多,頻率較低的缺陷