1、鄭州科技學(xué)院EDA（電子設(shè)計自動化設(shè)計報告） 題 目 八人搶答器的設(shè)計 學(xué)生姓名 車江博 專業(yè)班級 09電科3班 學(xué) 號 200931051 所 在 系 電氣工程學(xué)院 任課教師 趙 明 冬 完成時間 2012年12月25日 1目 錄1、八人搶答器設(shè)計題目與要求11、1基本要求11、2 我的設(shè)計功能12、搶答器整體設(shè)計12、1設(shè)計思路1(1)、 基本原理1·搶答鑒別模塊2·計時模塊2·計分模塊3譯碼顯示模塊43、程序與仿真波形5仿真效果:74、設(shè)計心得與體會7八人搶答器1、八人搶答器設(shè)計題目與要求 1、1基本要求（1）給主持人設(shè)置一個開關(guān)，用來控制系統(tǒng)的清零和搶答器

2、的開始。 （2）搶答器具有鎖存和顯示的功能。搶答開始后，若有選手按動搶答器按鈕，編號立即鎖存，并在LED數(shù)碼管上顯示選手的編號，此外，要封鎖輸入電路，禁止其他選手搶答。優(yōu)先搶答選手的編號一直保持到主持人將系統(tǒng)清零為止。1、2 我的設(shè)計功能(1)八路智力搶答器，同時供8個選手參賽，編號分別為1到8。每位選手用一個答題按鈕和LED燈，選手按下時其燈亮。(2)給主持人一個控制開關(guān)，實現(xiàn)系統(tǒng)的清零和搶答的開始。具有數(shù)據(jù)鎖存和顯示功能。(3)搶答開始后，如果有選手按下了搶答按鈕，其編號立即鎖存并顯示在LCD液晶顯示屏上。此外，禁止其他選手再次搶答。選手的編號一直保存直到主持人清除。2、搶答器整體設(shè)計 2

3、、1設(shè)計思路(1)、 基本原理 本系統(tǒng)共由搶答鑒別模塊（jdjb.vhdl）、計時模塊(js.vhdl)、計分模塊(jf.vhdl)和LCD譯碼顯示模塊等四部分組成。搶答過程：主持人按下系統(tǒng)復(fù)位鍵（RST），系統(tǒng)進(jìn)入搶答狀態(tài)，計時模塊和計分模塊輸出初始信號給數(shù)碼顯示模塊并顯示出初始值。當(dāng)某參賽組搶先將搶答鍵按下時，系統(tǒng)將其余七路搶答信號封鎖，組別顯示模塊送出信號給數(shù)碼顯示模塊，從而顯示出該搶答成功組別號，并一直保持到下一輪主持人將系統(tǒng)清零為止。隨后，計時模塊送出倒計時計數(shù)允許信號，開始回答問題，計時顯示器則從初始值開始以計時，在規(guī)定的時間內(nèi)根據(jù)答題的正誤來確定加分或減分，并通過數(shù)碼顯示模塊將成

4、績顯示出來。計時至0時，停止計時，以中止未回答完問題。若參賽者在規(guī)定時間內(nèi)回答完為題，主持人可給出倒計時計數(shù)停止信號。主持人按下復(fù)位鍵，即RST為高電平有效狀態(tài)，清除前一次的搶答組別，又可開始新的一輪的搶答。·搶答鑒別模塊搶答鑒別模塊用來準(zhǔn)確直觀地判斷八組搶答者誰最先按下按鈕,并為顯示端送出信號，通過LCD顯示使觀眾能夠清楚地知道是哪一組搶答成功，是整個系統(tǒng)的核心部分。同時組別顯示端為下一模塊輸入信號，以方便主持人為該組搶答成功者進(jìn)行加減分的操作。搶答鑒別模塊的元件圖如下圖所示：·計時模塊當(dāng)搶答鑒別模塊成功判別出最先按下?lián)尨鸢粹o的參賽組后，在成功鑒別出哪組最先搶答后，由鎖存

5、器輸出的計時使能信號使能，進(jìn)入計時狀態(tài)。計時模塊可分作兩部分：（1）預(yù)置數(shù)；（2）60秒倒計時。計時模塊開始工作從預(yù)置初始值開始以秒計時，計時至0秒時停止，以中止答題。時間通過LCD顯示。元件圖如下：·計分模塊 計分模塊的運行方式是按照十進(jìn)制進(jìn)行加減，即當(dāng)時鐘出現(xiàn)上升沿時就進(jìn)行加一或者減一的操作。記分模塊為哪組進(jìn)行記分取決于鑒別模塊的輸入信號STATE，當(dāng)STATE=0001時表示A0組最先搶答，則在此模塊中為A組記分，當(dāng)G=0010時表示A1組最先搶答，則在此模塊中為A1組記分等等。 以A0組為例來說明此模塊的設(shè)計，當(dāng)復(fù)位信號RST=1時，系統(tǒng)復(fù)位且A組的分值顯示初始值，為100分

6、。當(dāng)RST=0時，如果該組選手答題正確，則主持人按下加分鍵，即PLUS=1，此時對該組進(jìn)行加分操作；如果該組選手答題錯誤，則主持人按下減分鍵，即MINUS=1，此時對該組進(jìn)行減分操作。元件圖如下：譯碼顯示模塊該模塊將搶答成功的組別，時間及各組分?jǐn)?shù)譯碼送LCD顯示，這里采用了實驗室資料里的程序。元件圖如下：系統(tǒng)總圖如下：3、程序與仿真波形module qianda(DATA,SET,C0); input SET; input7:0 DATA; output 3:0C0; reg3:0C0,C1; reg7:0TEP; reg T0,T1; reg a; / wire3:0 C3; always(

7、posedge SET)begin /設(shè)置開啟開關(guān)/清零開關(guān)a a=a; if(a)T0=1; /主持人開啟開關(guān)，設(shè)置觸發(fā)開關(guān)參數(shù) else begin T0=0;C1=0;end /主持人關(guān)閉開關(guān)，關(guān)閉觸發(fā)開關(guān) endalways(DATA)begin if(a)begin T1=T0; /主持人開關(guān)是開還是清零狀態(tài) if(T1)begin /觸發(fā)開關(guān)T1開否？ TEP=DATA; case(TEP) 8'b00000001:begin C0=1;T1=0;end /條件滿足，關(guān)閉開關(guān)，封鎖輸入 8'b00000010:begin C0=2;T1=0;end 8'b0

8、0000100:begin C0=3;T1=0;end 8'b00001000:begin C0=4;T1=0;end 8'b00010000:begin C0=5;T1=0;end 8'b00100000:begin C0=6;T1=0;end 8'b01000000:begin C0=7;T1=0;end 8'b10000000:begin C0=8;T1=0;end default:begin C0=C0;T1=T1;end endcase end else begin C0=C0;T1=T1;end /觸發(fā)開關(guān)關(guān) end else C0=0; /主持人開關(guān)管事情零狀態(tài) endendmodule仿真效果:4、設(shè)計心得與體會 這次課程設(shè)計總共經(jīng)歷了好幾星期的時間，從功能需求分析到功能時序邏輯分析，從程序的設(shè)計到程序的調(diào)試，從系統(tǒng)的仿真到系統(tǒng)的調(diào)試、下載，最后終于完成了這次具有實際使用價值的課程設(shè)計。 在這次實驗中，我收獲頗多。首先是對實際中的工程設(shè)計有了深刻的了解，熟練掌握了verilog語言編程的方法與特點以及集成開發(fā)環(huán)境Quartus的基本實驗操作。其次是增強(qiáng)了自己動手，解決實際問題的能力。一開始因為對怎么做一個實際項目一無所知，在設(shè)計