8.1概述

8.2只讀存儲(chǔ)器(ROM)

8.3隨機(jī)存取存儲(chǔ)器(RAM)

8.4可編程邏輯器件(PLD)

8.5用存儲(chǔ)器實(shí)現(xiàn)組合邏輯函數(shù)

第8章半導(dǎo)體存儲(chǔ)器和可編程邏輯器件

半導(dǎo)體存儲(chǔ)器是當(dāng)今數(shù)字電路系統(tǒng)中不可缺少的重要組成部分，它不僅能夠大量存放數(shù)據(jù)、資料和運(yùn)算程序等二進(jìn)制數(shù)碼，而且可以大量存放文字、聲音和圖像等二元信息代碼。8.1概述

8.2.1固定ROM

1.結(jié)構(gòu)

固定ROM由地址譯碼器和存儲(chǔ)矩陣兩部分組成，為了增強(qiáng)帶負(fù)載能力，在輸出端接有讀出電路，其結(jié)構(gòu)示意圖如圖8-1所示。8.2只讀存儲(chǔ)器(ROM)

圖8-1ROM結(jié)構(gòu)示意圖

2.工作原理

如圖8-2所示是一個(gè)由二極管構(gòu)成的容量為4×4的固定ROM。地址譯碼器就是一個(gè)由二極管與門(mén)構(gòu)成的陣列，稱(chēng)為與陣列。存儲(chǔ)矩陣是由二極管或門(mén)構(gòu)成的陣列，稱(chēng)為或陣列。由此可以畫(huà)出如圖8-3所示的ROM邏輯圖。圖8-2二極管ROM電路圖8-3圖8-2所示ROM的邏輯圖由圖8-3可得地址譯碼器的輸出為

(8.1)

存儲(chǔ)矩陣的輸出為

(8.2)

由這些表達(dá)式可求出如圖8-2所示ROM的存儲(chǔ)內(nèi)容，如表8-1所示。表8-1圖8-2所示ROM的存儲(chǔ)內(nèi)容如圖8-2所示的ROM可以畫(huà)成如圖8-4所示的陣列圖。圖8-4ROM簡(jiǎn)化陣列圖(點(diǎn)陣圖)8.2.2可編程ROM(PROM)

固定ROM存儲(chǔ)的信息是固定的，用戶(hù)不能改變。而在實(shí)際應(yīng)用時(shí)，用戶(hù)往往需要方便自己編程，將一些新的數(shù)據(jù)和信息存儲(chǔ)到存儲(chǔ)器中。這樣，就產(chǎn)生了PROM、EPROM等可編程只讀存儲(chǔ)器，以滿(mǎn)足用戶(hù)的不同需求。本節(jié)先介紹一次編程只讀存儲(chǔ)器(PROM)。廠家為了滿(mǎn)足用戶(hù)的需求，在制造這種器件時(shí)，讓存儲(chǔ)矩陣中所有存儲(chǔ)單元的內(nèi)容為1。其具體結(jié)構(gòu)是：在存儲(chǔ)矩陣的每個(gè)交叉點(diǎn)處都制作了二極管、雙極型晶體管或MOS場(chǎng)效應(yīng)管，而且，每個(gè)管子都串聯(lián)了一個(gè)快速熔絲，如圖

8-5所示。圖8-6就是一個(gè)PROM存儲(chǔ)矩陣全部存1的示意圖。圖8-5PROM存儲(chǔ)單元中的熔絲圖8-6存儲(chǔ)矩陣全部存1

PROM的基本結(jié)構(gòu)常用如圖8-7所示的陣列圖表示。它由一個(gè)固定的與陣列(地址譯碼器)和一個(gè)可編程的或陣列(存儲(chǔ)矩陣)組成，圖中黑點(diǎn)表示固定的連接點(diǎn)，帶叉點(diǎn)表示編程點(diǎn)，這就是一個(gè)尚未編程的PROM陣列圖。圖8-7PROM的基本結(jié)構(gòu)圖8.2.3可擦除可編程ROM(EPROM)

1．光可擦除可編程只讀存儲(chǔ)器(EPROM)

用紫外線或X射線擦除的可編程只讀存儲(chǔ)器稱(chēng)為EPROM，現(xiàn)在也稱(chēng)為UVEPROM。圖8-8(a)為UVEPROM內(nèi)用N溝道增強(qiáng)型浮置柵MOS管組成的一個(gè)存儲(chǔ)單元結(jié)構(gòu)，其符號(hào)及單元電路如圖8-8(b)所示?？刂茤舋用于控制其內(nèi)部的浮置柵Gf，用于存儲(chǔ)信息1或0。圖8-8N溝道增強(qiáng)型MOS管的結(jié)構(gòu)及符號(hào)

2．電可擦除可編程只讀存儲(chǔ)器(E2PROM)

由于EPROM必須把芯片放在專(zhuān)用設(shè)備上用紫外線進(jìn)行擦除，因此耗時(shí)較長(zhǎng)，又不能在線進(jìn)行，使用起來(lái)很不方便。后來(lái)出現(xiàn)了采用電信號(hào)擦除的可編程ROM，稱(chēng)為E2PROM，它可以進(jìn)行在線擦除和編程。由于器件內(nèi)部具有由5V產(chǎn)生21V的轉(zhuǎn)換電路和編程電壓形成電路，因此在擦除信息和編程時(shí)無(wú)需專(zhuān)用設(shè)備，且擦除速度較快。E2PROM存儲(chǔ)單元結(jié)構(gòu)有兩種，一種為雙層?xùn)沤橘|(zhì)MOS管，另一種為浮置隧道氧化層MOS管。后者型號(hào)有2816、2816A、2817、2817A，均為2K×8位；2864為8K×8位。它們的擦寫(xiě)次數(shù)可達(dá)104次以上。8.3.1靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)

1．SRAM的基本結(jié)構(gòu)及輸入輸出

SRAM的基本結(jié)構(gòu)與ROM類(lèi)似，由存儲(chǔ)陣列、地址譯碼器和輸入/輸出控制電路三部分組成，其結(jié)構(gòu)框圖如圖8-9所示。其中A0～An－1是n根地址線，I/O0～I(xiàn)/Om－1是m根雙向數(shù)據(jù)線，其容量為2n×m位。8.3隨機(jī)存取存儲(chǔ)器(RAM)

圖8-9SRAM結(jié)構(gòu)框圖

2．SRAM存儲(chǔ)單元

SRAM與ROM的主要差別是存儲(chǔ)單元。SRAM的存儲(chǔ)單元是由鎖存器(或觸發(fā)器)構(gòu)成的，因此，SRAM屬于時(shí)序邏輯電路。圖8-10畫(huà)出了存儲(chǔ)矩陣中第j列、第i行存儲(chǔ)單元結(jié)構(gòu)示意圖。圖8-10存儲(chǔ)矩陣中第j列、第i行存儲(chǔ)單元結(jié)構(gòu)示意圖8.3.2動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)

單管動(dòng)態(tài)DRAM單元是由一個(gè)晶體管V和一個(gè)電容CS

構(gòu)成的，如圖8-11所示。圖8-11單管DRAM存儲(chǔ)單元結(jié)構(gòu)假設(shè)UBIT是在CS上的初始電壓，UBL是在電荷重新分布后在位線上的電壓。電壓的變化量計(jì)算如下：

8.3.3存儲(chǔ)容量的擴(kuò)展方法

1.字長(zhǎng)(位數(shù))的擴(kuò)展

通常RAM芯片的字長(zhǎng)為1位、4位、8位、16位和32位等。當(dāng)實(shí)際的存儲(chǔ)器系統(tǒng)的字長(zhǎng)超過(guò)RAM芯片的字長(zhǎng)時(shí)，需要對(duì)RAM實(shí)行位擴(kuò)展。

位擴(kuò)展可以利用芯片的并聯(lián)方式實(shí)現(xiàn)，即將RAM的地址線、讀/寫(xiě)控制線和片選信號(hào)對(duì)應(yīng)地并聯(lián)在一起，而各個(gè)芯片的數(shù)據(jù)輸入/輸出端作為字的各個(gè)位線。如圖8-12所示，用4個(gè)4k×4位的RAM芯片可以擴(kuò)展成4k×16位的存儲(chǔ)系統(tǒng)。圖8-12用4個(gè)4k×4位的RAM芯片擴(kuò)展成4k×16位的存儲(chǔ)系統(tǒng)字?jǐn)?shù)的擴(kuò)展可以利用外加譯碼器控制存儲(chǔ)器芯片的片選端來(lái)實(shí)現(xiàn)。例如，利用2-4線譯碼器74LS139將4個(gè)8k×8位的RAM芯片擴(kuò)展成為32k×8位的存儲(chǔ)器系統(tǒng)。擴(kuò)展方式如圖8-13所示。圖8-13用4個(gè)8k×8位的RAM芯片擴(kuò)展成32k×8位的存儲(chǔ)器系統(tǒng)8.4.1PLD基本電路的結(jié)構(gòu)、功能與習(xí)慣表示法

PLD的結(jié)構(gòu)框圖如圖8-14所示。8.4可編程邏輯器件(PLD)

圖8-14PLD的結(jié)構(gòu)框圖

PLD結(jié)構(gòu)復(fù)雜，線路縱橫交錯(cuò)。為了清晰地表示PLD，人們約定了一些不同于常規(guī)的圖形含義和圖形符號(hào)。圖8-15(a)中的黑點(diǎn)表示固定連接點(diǎn)，用戶(hù)不能改變。圖8-15(b)中的帶叉點(diǎn)是連通的，但為編程連接，留給用戶(hù)編程用。用戶(hù)編程時(shí)，需要連通，則保留“×”點(diǎn)；需要兩線斷開(kāi)，則擦除“×”點(diǎn)。圖8-15(c)表示斷開(kāi)連接，或者編程時(shí)“×”點(diǎn)被

擦除過(guò)。圖8-15PLD中的三種交叉點(diǎn)(a)固定連接；(b)編程連接；(c)斷開(kāi)連接圖8-16表明了與門(mén)和或門(mén)在PLD中的畫(huà)法。圖8-16與門(mén)和或門(mén)在PLD中的畫(huà)法圖8-17(a)表示緩沖器。也有的書(shū)中把緩沖器的畫(huà)法用圖8-17(b)所示符號(hào)表示。圖8-17緩沖器8.4.2可編程邏輯陣列(PLA)

【例8.1】用PLA實(shí)現(xiàn)4位二進(jìn)制碼轉(zhuǎn)換為格雷碼的代碼轉(zhuǎn)換電路。

解根據(jù)表8-2所示的代碼轉(zhuǎn)換真值表，將多輸出函數(shù)化簡(jiǎn)后得到最簡(jiǎn)輸出表達(dá)式為

實(shí)現(xiàn)電路如圖8-18所示。表8-2二進(jìn)制碼轉(zhuǎn)換為格雷碼真值表

圖8-18例8.1圖圖8-19所示為時(shí)序邏輯型PLA結(jié)構(gòu)圖，與組合型PLA結(jié)構(gòu)相比，它由可編程的與陣列、或陣列和觸發(fā)器存儲(chǔ)電路構(gòu)成。圖8-19時(shí)序邏輯型PLA結(jié)構(gòu)圖8.4.3可編程陣列邏輯(PAL)

1.專(zhuān)用輸出結(jié)構(gòu)

這種結(jié)構(gòu)的輸出只能輸出信號(hào)，不能做反饋輸入，圖8-20所示為具有4個(gè)乘積項(xiàng)的或非門(mén)輸出結(jié)構(gòu)。輸入信號(hào)經(jīng)過(guò)輸入緩沖器與輸入行相連。圖中的輸出部分采用或非門(mén)，輸出低電平有效。若是輸出部分采用或門(mén)，則輸出高電平有效。有的器件還用互補(bǔ)輸出的或門(mén)，則稱(chēng)為互補(bǔ)型輸出。這種輸出結(jié)構(gòu)只適用于實(shí)現(xiàn)組合邏輯函數(shù)。目前常用的產(chǎn)品有PAL10H8(10輸入，8輸出，高電平有效)、PAL10L8和PAL16C1(16輸入，1個(gè)輸出，互補(bǔ)型)輸出等。圖8-20專(zhuān)用輸出結(jié)構(gòu)

2.可編程輸入/輸出結(jié)構(gòu)

可編程輸入/輸出結(jié)構(gòu)如圖8-21所示。圖中或門(mén)經(jīng)三態(tài)緩沖器由I/O端引出，三態(tài)門(mén)受第一個(gè)與門(mén)所對(duì)應(yīng)的乘積項(xiàng)控制，I/O端的信號(hào)也可以經(jīng)過(guò)緩沖器反饋到與陣列的輸入。當(dāng)與門(mén)輸出為0時(shí)，三態(tài)門(mén)禁止，輸出呈高阻狀態(tài)，I/O引腳作輸入使用；當(dāng)與門(mén)輸出為1時(shí)，三態(tài)門(mén)被選通，I/O引腳作輸出使用。與專(zhuān)用輸出結(jié)構(gòu)相比，這種PAL器件的引出端配置靈活，其輸入/輸出引出端的數(shù)目可根據(jù)實(shí)際應(yīng)用加以改變，即提供雙向輸入/輸出功能。利用可編程輸入/輸出型PAL器件，可方便地設(shè)計(jì)編碼器、譯碼器、數(shù)據(jù)選擇器等組合邏輯電路。這種結(jié)構(gòu)的產(chǎn)品有PAL16L8、PAL20L10等。

圖8-21可編程輸入/輸出結(jié)構(gòu)

3.帶反饋的寄存器結(jié)構(gòu)

帶反饋的寄存器結(jié)構(gòu)如圖8-22所示。這種結(jié)構(gòu)輸出端有一個(gè)D觸發(fā)器，在時(shí)鐘上升沿作用下先將或門(mén)的輸出(輸入乘積項(xiàng)的和)寄存在D觸發(fā)器的Q端，當(dāng)使能信號(hào)EN有效時(shí)，Q端的信號(hào)經(jīng)三態(tài)緩沖器反相后輸出。觸發(fā)器的輸出還可以通過(guò)反饋緩沖器送至與陣列的輸入端，因而這種結(jié)構(gòu)的PAL能記憶原來(lái)的狀態(tài)，且整個(gè)器件只有一個(gè)公用時(shí)鐘

脈沖CP和一個(gè)使能信號(hào)輸入端，從而實(shí)現(xiàn)時(shí)序邏輯功能，因此可構(gòu)成計(jì)數(shù)器、移位寄存器等同步時(shí)序邏輯電路。這種機(jī)構(gòu)的PAL產(chǎn)品有PAL16R4、PAL16R8等。圖8-22帶反饋的寄存器結(jié)構(gòu)

4.帶異或的寄存器結(jié)構(gòu)

帶異或的寄存器結(jié)構(gòu)如圖8-23所示。其輸出部分有兩個(gè)或門(mén)，它們的輸出經(jīng)異或門(mén)進(jìn)行異或運(yùn)算后再經(jīng)D觸發(fā)器和三態(tài)緩沖器輸出。這種機(jī)構(gòu)不僅便于對(duì)與或邏輯陣列輸出函數(shù)求反，還可以實(shí)現(xiàn)對(duì)寄存器狀態(tài)進(jìn)行保持操作。圖8-23帶異或的寄存器結(jié)構(gòu)

【例8.2】用PAL器件設(shè)計(jì)一個(gè)3-8線譯碼器。

解設(shè)輸入選通端為，譯碼器的地址輸入為A0、A1和A2，其輸出為。3-8線譯碼器的真值表如表8-3所示。表8-33-8線譯碼器的真值表

由表8-3可知，當(dāng)輸入選通端為0，3-8線譯碼器的輸出表達(dá)式為

因?yàn)檩敵霰磉_(dá)式為組合型負(fù)邏輯函數(shù)，需要輸出低電平有效的PAL器件；又要求具有使能輸出，需要帶輸出三態(tài)控制的PAL器件；另外需要4個(gè)輸入端，8個(gè)輸出端。PAL16L8器件為可編程輸入/輸出型結(jié)構(gòu)的PAL器件，它有16個(gè)輸入端、8個(gè)輸出端。每個(gè)輸出中有8個(gè)乘積項(xiàng)，其中每個(gè)輸出中第一個(gè)乘積項(xiàng)為專(zhuān)用乘積項(xiàng)，用于控制三態(tài)輸出緩沖器的輸出。故可以選用PAL16L8器件實(shí)現(xiàn)3-8線譯碼器。簡(jiǎn)化示意圖如圖8-24所示。圖8-24用PAL16L8實(shí)現(xiàn)3-8線譯碼器8.4.4通用陣列邏輯(GAL)

GAL器件具有以下優(yōu)點(diǎn)：

(1)采用電擦除工藝和高速編程方法，使器件擦除改寫(xiě)方便、快速，改寫(xiě)整個(gè)芯片只需要幾秒鐘，一片可改寫(xiě)100次以上。

(2)采用先進(jìn)的E2CMOS工藝，使GAL器件既有雙極型器件的高速性能，又有CMOS器件功耗低的優(yōu)點(diǎn)。存取速度為幾十納秒，功耗僅為雙極型PAL器件的幾分之一，編程數(shù)據(jù)可保存20年以上。

(3)采用可編程邏輯宏單元(OLMC)，使器件結(jié)構(gòu)靈活，通用性強(qiáng)。少數(shù)幾種GAL器件幾乎可以取代大多數(shù)的中、小規(guī)模數(shù)字集成電路和PAL。

(4)具有加密功能，可有效防止電路設(shè)計(jì)被非法抄襲；具有電子標(biāo)簽，便于文檔管理，提高了生產(chǎn)效率。

GAL16V8器件邏輯結(jié)構(gòu)圖如圖8-25所示。圖8-25GAL16V8邏輯圖圖8-26中所示移位寄存器是一個(gè)高速串行移位寄存器，共82位。圖8-26可編程單元地址分配圖8.4.5在系統(tǒng)可編程邏輯器件(ISP-PLD)

在高密度ISP-PLD中，以ispLSI1016為例作一簡(jiǎn)單介紹。它的電路結(jié)構(gòu)框圖和邏輯功能劃分框圖分別如圖8-27和圖8-28所示。圖8-27ispLSI1016的電路結(jié)構(gòu)框圖圖8-28ispLSI1016的邏輯功能劃分框圖由圖8-27可見(jiàn)，ispLSI1016芯片有A0～A7和B0～B7共

16個(gè)通用邏輯快GLB(GenericLogicBlock)、32個(gè)輸入/輸出單元IOC、全局布線區(qū)GRP(GlobalRoutingPool)、時(shí)鐘脈沖分配網(wǎng)絡(luò)CDN(ClockDistributionNetwork)和編程控制電路。N0～N3是4個(gè)專(zhuān)用輸入。

(1)全局布線區(qū)GRP。GRP位于芯片中央。通過(guò)編程，可將16個(gè)GLB互相連接以及與IOC和ORP連接，任何一個(gè)GLB都能與任何一個(gè)IOC相連。

(2)通用邏輯塊GLB。GLB位于GRP的兩邊，每邊8塊，共16塊。GLB主要由可編程的與陣列、乘積項(xiàng)共享的或陣列和四輸出邏輯宏單元OLMC三部分組成，如圖8-29所示。它的與陣列有18個(gè)輸入端，其中16個(gè)來(lái)自GRP，2個(gè)是專(zhuān)用輸入。每個(gè)GLB有20個(gè)與門(mén)，組成20個(gè)乘積項(xiàng)。4個(gè)或門(mén)的輸入分別按4、4、5、7配置，它們的4個(gè)輸出分別送至4個(gè)輸出邏輯宏單元OLMC，OLMC的4個(gè)輸出分別送至GRP、ORP和IOC。圖8-29GLB的電路結(jié)構(gòu)框圖

(3)輸出布線區(qū)ORP。ORP是可編程陣列，陣列的輸入是8個(gè)GLB的32個(gè)輸出。陣列的16個(gè)輸出端分別與該側(cè)的16個(gè)IOC相連，這就是把GLB的輸出信號(hào)連接到IOC。不僅可以將一個(gè)GLB的輸出送至16個(gè)IOC的某一個(gè)，還可以通過(guò)輸入總線和GRP送至另一側(cè)的16個(gè)IOC。ORP邏輯功能的示意圖如圖8-30所示。

(4)時(shí)鐘脈沖分配網(wǎng)絡(luò)CDN。

(5)編程使能信號(hào)ispEN。圖8-30ORP邏輯功能的示意圖8.4.6復(fù)雜可編程邏輯器件(CPLD)

復(fù)雜可編程邏輯器件(CPLD)是在簡(jiǎn)單PLD的概念基礎(chǔ)上做了進(jìn)一步的擴(kuò)展，從而改善了系統(tǒng)的性能，提高了器件的集成度，使印刷電路板的面積縮小，可靠性提高，成本降低。和簡(jiǎn)單PLD相比，CPLD有更多的輸入信號(hào)、乘積項(xiàng)和宏單元。

目前，生產(chǎn)CPLD器件的公司主要有：美國(guó)的Altera、AMD、Lattice和Xilinx等公司。盡管各廠商所生產(chǎn)的器件結(jié)構(gòu)千差萬(wàn)別，但它們?nèi)杂泄餐?，圖8-31是一般CPLD器件的結(jié)構(gòu)框圖。圖8-31CPLD器件的結(jié)構(gòu)框圖

(1)邏輯塊。CPLD中的邏輯塊類(lèi)似于一個(gè)低密度的PLD，如GAL。

(2)可編程內(nèi)部連線?？删幊虄?nèi)部連線的作用是實(shí)現(xiàn)邏輯塊與邏輯塊之間、邏輯塊與I/O塊之間以及全局信號(hào)到邏

輯塊和I/O塊之間的連接。連接區(qū)的可編程連接一般由E2CMOS管實(shí)現(xiàn)，其原理如圖8-32所示，當(dāng)E2CMOS管被編程為導(dǎo)通時(shí)，縱線和橫線連通；被編程為截止時(shí)，則

不通。

(3)I/O單元。圖8-32可編程內(nèi)部連線原理圖8.4.7現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)

圖8-33為FPGA的基本結(jié)構(gòu)圖，由可編程輸入/輸出模塊(IOC)、可編程邏輯模塊(CLB)和可編程連線資源(IR)組成，還有一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器，其中設(shè)定的數(shù)據(jù)用來(lái)確定三種可編程單元的工作狀態(tài)。圖8-33FPGA的基本結(jié)構(gòu)圖1.可編程輸入/輸出模塊(IOC)

2.可編程邏輯模塊(CLB)

3.可編程連線資源(IR)

8.4.8在系統(tǒng)可編程通用數(shù)字開(kāi)關(guān)(ispGDS)

現(xiàn)以ispGDS22為例介紹其結(jié)構(gòu)和工作原理，圖8-34為ispGDS22的結(jié)構(gòu)框圖，它由可編程開(kāi)關(guān)矩陣和一些輸入/輸出單元IOC組成。圖8-34ispGDS22的結(jié)構(gòu)框圖可編程開(kāi)關(guān)矩陣中每個(gè)交叉點(diǎn)是否接通，可用一位編程單元的狀態(tài)來(lái)控制。這樣，通過(guò)編程的方法可將A列中某一個(gè)IOC與B列中某一個(gè)IOC接通。IOC的電路結(jié)構(gòu)如圖8-35所示。圖8-35IOC的電路結(jié)構(gòu)圖

【例8.3】試用ROM構(gòu)成全減器。

解全減器有三個(gè)輸入量和兩個(gè)輸出量。設(shè)A是被減數(shù)，B是減數(shù)，C0是低位借位；輸出量S為本位差數(shù)，C為本位向高位借位數(shù)。

全減器輸出量S和C的邏輯式為

(8.3)

(8.4)8.5用存儲(chǔ)器實(shí)現(xiàn)組合邏輯函數(shù)全減器的邏輯狀態(tài)及三輸入變量的最小項(xiàng)編號(hào)如表8-4所示。輸入變量數(shù)n＝3，最小項(xiàng)