第8章半導(dǎo)體存儲(chǔ)器和可編程邏輯器件8.1半導(dǎo)體存儲(chǔ)器8.2可編程邏輯器件8.3本章小結(jié)8.4例題精選

8.5自我檢測(cè)題8.1.1半導(dǎo)體存儲(chǔ)器的分類

半導(dǎo)體存儲(chǔ)器的種類很多，首先從存取功能上可以分為只讀存儲(chǔ)器(ReadOnlyMemory，ROM)和隨機(jī)存儲(chǔ)器(RandomAccessMemory，RAM)兩大類。另外，從制造工藝上又可以把存儲(chǔ)器分為雙極型和MOS型。存儲(chǔ)器的存儲(chǔ)容量和存取時(shí)間是反映系統(tǒng)性能的兩個(gè)重要指標(biāo)。8.1半導(dǎo)體存儲(chǔ)器8.1.2只讀存儲(chǔ)器(ROM)的結(jié)構(gòu)及工作原理

1.掩膜只讀存儲(chǔ)器

固定ROM又稱為掩膜ROM，這種ROM在制造時(shí)，生產(chǎn)廠家利用掩膜技術(shù)把數(shù)據(jù)寫入存儲(chǔ)器中，一旦ROM制成，其存儲(chǔ)的數(shù)據(jù)也就固定不變了。ROM的電路結(jié)構(gòu)包含存儲(chǔ)矩陣、地址譯碼器和輸出緩沖器三個(gè)組成部分，如圖8.1.1所示。存儲(chǔ)矩陣由許多存儲(chǔ)單元排列而成。圖8.1.1ROM的電路結(jié)構(gòu)框圖

1)二極管固定ROM

圖8.1.2是具有2位地址輸入碼和4位數(shù)據(jù)輸出的二極管固定ROM的電路結(jié)構(gòu)圖，2線-4線地址譯碼器的地址線為A1A0，輸出為W0～W3，2位地址代碼A1A0能給出4個(gè)不同的地址。圖8.1.2二極管固定ROM的電路結(jié)構(gòu)圖在讀取數(shù)據(jù)時(shí)，首先輸入指定的地址碼，令=0，在數(shù)據(jù)輸出端D3～D0可獲得該地址所存儲(chǔ)的數(shù)據(jù)字。例如當(dāng)A1A0=10時(shí)，W2=1，而其他字線均為低電平。由于只有d2一根線與W2間接有二極管，因此這個(gè)二極管導(dǎo)通后使d2為高電平，而d0、d1和d3為低電平。如果這時(shí)=0，即可在數(shù)據(jù)輸出端得到D3D2D1D0=0100。全部4個(gè)地址內(nèi)的存儲(chǔ)內(nèi)容如表8.1.1所示。表8.1.1圖8.1.2ROM中的數(shù)據(jù)表

2)MOS管固定ROM

MOS管固定ROM是由譯碼器、存儲(chǔ)矩陣和輸出緩沖器三部分組成的，但它們都是用MOS管組成的。圖8.1.3給出了MOS管存儲(chǔ)矩陣的原理圖。在大規(guī)模集成電路中，MOS管大多做成對(duì)稱結(jié)構(gòu)，同時(shí)也為了畫圖的方便，一般都采用圖中所用的簡(jiǎn)化畫法。圖8.1.3用MOS管構(gòu)成的存儲(chǔ)矩陣原理圖

2.可編程只讀存儲(chǔ)器

PROM在出廠時(shí)，存儲(chǔ)內(nèi)容為全1(或全0)，用戶根據(jù)需要，將某些單元改寫為0(或1)。PROM的總體結(jié)構(gòu)與固定ROM一樣，同樣由存儲(chǔ)矩陣、地址譯碼器和輸出電路組成。不過(guò)在出廠時(shí)已經(jīng)在存儲(chǔ)矩陣的所有交叉點(diǎn)上全部制作了存儲(chǔ)器件，即相當(dāng)于在所有存儲(chǔ)單元中都存入了1。在編程前，存儲(chǔ)矩陣中的全部存儲(chǔ)單元的熔絲都是連通的，如圖8.1.4所示，即每個(gè)單元存儲(chǔ)的都是1。用戶可根據(jù)需要，借助一定的編程工具，將某些存儲(chǔ)單元上的熔絲用大電流熔斷，該單元存儲(chǔ)的內(nèi)容就變?yōu)?，此過(guò)程稱為編程。熔絲熔斷后不能再接上，故PROM只能進(jìn)行一次編程。PROM的內(nèi)容一經(jīng)寫入，就不可能修改了，所以它只能寫入一次。因此，PROM仍不能滿足研制過(guò)程中常修改存儲(chǔ)內(nèi)容的要求。這就要求生產(chǎn)一種可以擦除重寫的ROM。圖8.1.4PROM的可編程存儲(chǔ)單元

3.可擦除的可編程只讀存儲(chǔ)器

1)EPROM(UVEPROM)

EPROM是采用浮柵技術(shù)生產(chǎn)的可編程存儲(chǔ)器，它的存儲(chǔ)單元多采用N溝道疊柵MOS管，所以也稱這種存儲(chǔ)單元為疊層?xùn)糯鎯?chǔ)單元，如圖8.1.5所示。

圖8.1.5EPROM(a)浮柵MOS管的結(jié)構(gòu)；(b)EPROM存儲(chǔ)單元

2)E2PROM

E2PROM只需在高電壓脈沖或在工作電壓下就可以進(jìn)行擦除，而不要借助紫外線照射，所以比EPROM更靈活方便，而且還有字擦除(只擦一個(gè)或一些字)功能。E2PROM的一個(gè)存儲(chǔ)單元如圖8.1.6所示，圖中V2為門控管，V1是另一種疊層?xùn)臡OS管，稱為浮柵隧道氧化層MOS管(FloatinggateTunnelOxide)，簡(jiǎn)稱Flotox管。它的結(jié)構(gòu)如圖8.1.7所示。圖8.1.6E2PROM存儲(chǔ)單元圖8.1.7Flotox管的結(jié)構(gòu)和圖形符號(hào)

3)快閃存儲(chǔ)器(FlashMemory)

圖8.1.8是快閃存儲(chǔ)器采用的疊柵MOS管的結(jié)構(gòu)示意圖。圖8.1.8疊柵MOS管的結(jié)構(gòu)和圖形符號(hào)8.1.3隨機(jī)存儲(chǔ)器(RAM)的結(jié)構(gòu)及工作原理

隨機(jī)(隨機(jī)讀/寫)存儲(chǔ)器簡(jiǎn)稱RAM。

1.靜態(tài)隨機(jī)存儲(chǔ)器．

1)SRAM的靜態(tài)存儲(chǔ)單元

SRAM的靜態(tài)存儲(chǔ)單元是在靜態(tài)觸發(fā)器的基礎(chǔ)上附加門控管而構(gòu)成的。因此，它是靠觸發(fā)器的自保功能存儲(chǔ)數(shù)據(jù)的。

SRAM中存儲(chǔ)單元的結(jié)構(gòu)如圖8.1.9所示。圖8.1.9六管NMOS管靜態(tài)存儲(chǔ)單元

2)SRAM的結(jié)構(gòu)和工作原理

SRAM電路通常由存儲(chǔ)矩陣、地址譯碼器和讀/寫控制電路(也叫輸入/輸出電路)三部分組成，如圖8.1.10所示。

(1)存儲(chǔ)矩陣。

(2)地址譯碼器。

(3)讀/寫控制電路。圖8.1.10SRAM的結(jié)構(gòu)框圖

2.動(dòng)態(tài)隨機(jī)存儲(chǔ)器

1)DRAM的動(dòng)態(tài)存儲(chǔ)單元

(1)三管動(dòng)態(tài)MOS存儲(chǔ)單元。三管動(dòng)態(tài)MOS存儲(chǔ)單元的電路結(jié)構(gòu)如圖8.1.11所示。存儲(chǔ)單元以MOS管V2及其柵

極電容C為基礎(chǔ)構(gòu)成，數(shù)據(jù)存于柵極電容C中。電容上的電壓UC控制著V2的開關(guān)狀態(tài)，給出位線上的高、低電平?？刂谱x和寫的字線和位線是分開的。讀的字選線控制著V3的開關(guān)狀態(tài)，寫的字選線控制著V1的開關(guān)狀態(tài)。V4是同一列存儲(chǔ)單元公用的預(yù)充電MOS管。圖8.1.11三管動(dòng)態(tài)MOS存儲(chǔ)單元的電路結(jié)構(gòu)

(2)四管動(dòng)態(tài)MOS存儲(chǔ)單元。圖8.1.12是四管動(dòng)態(tài)存儲(chǔ)單元的電路結(jié)構(gòu)圖。V1和V2是兩只N溝道增強(qiáng)型的MOS管，它們的柵極和漏極交叉相連，數(shù)據(jù)以電荷的形式存儲(chǔ)在V1和V2的柵極電容C1和C2上，而電容C1和C2上的電壓又控制著V1和V2導(dǎo)通或截止，產(chǎn)生位線B和上的高低電平。圖8.1.12四管動(dòng)態(tài)MOS存儲(chǔ)單元的電路結(jié)構(gòu)

2)DRAM的總體結(jié)構(gòu)

從總體上講，DRAM仍然包含存儲(chǔ)矩陣、地址譯碼器和輸入/輸出電路三個(gè)組成部分。為了在提高集成度的同時(shí)減少器件引腳的數(shù)目，目前的容量DRAM多半都采用1位輸入、1位輸出和地址分時(shí)輸入的方式。

圖8.1.13是一個(gè)64K×1位DRAM總體結(jié)構(gòu)框圖。圖8.1.13DRAM的總體結(jié)構(gòu)框圖8.1.4存儲(chǔ)器容量的擴(kuò)展

1.位擴(kuò)展方式

如果每一片ROM或RAM中的字?jǐn)?shù)已經(jīng)夠用而每個(gè)字的位數(shù)不夠用時(shí)，應(yīng)采用位擴(kuò)展的連接方式，將多片ROM或RAM組合成位數(shù)更多的存儲(chǔ)器。

RAM的位擴(kuò)展連接方式如圖8.1.14所示。在這個(gè)例子中，用8片1024×1位的RAM接成了一個(gè)1024×8位的RAM。圖8.1.14RAM的位擴(kuò)展方式

2.字?jǐn)U展方式

圖8.1.15是用字?jǐn)U展方式將四片256×8位的RAM接成一個(gè)1024×8位RAM的例子。圖8.1.15RAM的字?jǐn)U展接法表8.1.2圖8.1.15中各片RAM電路的地址分配8.1.5存儲(chǔ)器在組合邏輯設(shè)計(jì)中的應(yīng)用

用ROM實(shí)現(xiàn)邏輯函數(shù)一般按以下步驟進(jìn)行：

(1)根據(jù)邏輯函數(shù)的輸入、輸出變量數(shù)，確定ROM容量，選擇合適的ROM。

(2)寫出邏輯函數(shù)的最小項(xiàng)表達(dá)式，畫出ROM陣列圖。

(3)根據(jù)陣列圖對(duì)ROM進(jìn)行編程。8.2.1可編程邏輯器件的分類

在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型：存儲(chǔ)器、微處理器和邏輯器件。邏輯器件又可分為兩大類：固定邏輯器件和可編程邏輯器件(ProgrammableLogicDevice，PLD)。8.2可編程邏輯器件可編程邏輯器件均采用可編程元件來(lái)存儲(chǔ)編程信息。常用的可編程器件有五類：

(1)熔絲(Fuse)或反熔絲(AntiFuse)編程器件。

(2)UVEPROM編程器件，即紫外線擦除/電氣編程器件。

(3)E2PROM編程器件，即電可擦寫編程器件。

(4)FlashMemory(快閃存儲(chǔ)器)編程器件。

(5)SRAM編程器件。8.2.2可編程邏輯器件的基本結(jié)構(gòu)

1.簡(jiǎn)單PLD的基本結(jié)構(gòu)

1)PLD表示方法

由于PLD內(nèi)部電路結(jié)構(gòu)十分復(fù)雜，為便于畫圖，本章首先介紹目前國(guó)際、國(guó)內(nèi)通行的邏輯圖形符號(hào)畫法。圖8.2.1是PLD連接的表示方法，其中圖8.2.1(a)表示固定連接，圖8.2.1(b)表示編程連接，圖8.2.1(c)表示不連接。圖8.2.1PLD連接的表示方法(a)固定連接；(b)編程連接；(c)不連接圖8.2.2是圖8.2.1的基本邏輯門的PLD表示法。其中圖8.2.2(a)是緩沖器的表示法。圖8.2.2(b)和圖8.2.2(c)是三態(tài)輸出反相器。圖8.2.2(d)表示的是一個(gè)三輸入的與門，根據(jù)連接關(guān)系可知，與門輸出P=AC；當(dāng)一個(gè)與門的所有輸入變量都連接時(shí)，可以像圖8.2.2(e)那樣表示，這時(shí)，P=ABC。圖8.2.2(f)表示的是一個(gè)三輸入或門，或門輸出P=A＋B＋C。圖8.2.2基本邏輯門的PLD表示法與-或陣列是用多個(gè)與門和或門構(gòu)成的一種陣列結(jié)構(gòu)。從理論上來(lái)講，任何一個(gè)組合邏輯電路都可以表示成與-或陣列的形式。如圖8.2.3(a)所示的電路具有不可編程的與陣列和可編程的或陣列。從圖中可以看出輸出變量的邏輯表達(dá)式為

Y1(A，B)=Σm(0，1，3)

Y2(A，B)=Σm(0，2，3)

有時(shí)為了方便，可以將陣列中的邏輯門省略掉，簡(jiǎn)化成圖8.2.3(b)的形式。圖8.2.3與-或陣列

2)PLD的基本結(jié)構(gòu)

簡(jiǎn)單PLD電路由輸入電路、與陣列、或陣列和輸出電路四部分組成，如圖8.2.4所示。圖8.2.4簡(jiǎn)單PLD的基本結(jié)構(gòu)依據(jù)可編程的電路資源，簡(jiǎn)單PLD又可分成PROM、PLA、PAL和GAL四種，其結(jié)構(gòu)特點(diǎn)如表8.2.1所示。8.2.1四種簡(jiǎn)單PLD的結(jié)構(gòu)特點(diǎn)

2.可編程陣列邏輯(PAL)

1)專用輸出結(jié)構(gòu)

專用輸出結(jié)構(gòu)的共同特點(diǎn)是輸出端只能用作輸出信號(hào)，因?yàn)橄旅鎸?huì)看到在另外一種輸出結(jié)構(gòu)中，輸出端在一定條件下可以作為輸入使用。

專用輸出結(jié)構(gòu)的PAL中不含觸發(fā)器，只能用來(lái)實(shí)現(xiàn)組合電路，其輸出電路是一個(gè)或門，或者是一個(gè)或非門，還有的PAL采用互補(bǔ)輸出的或門。圖8.2.5所示為一個(gè)采用或非門的專用輸出結(jié)構(gòu)。圖8.2.5PAL的專用輸出結(jié)構(gòu)

2)可編程I/O(輸入/輸出)結(jié)構(gòu)

在可編程I/O結(jié)構(gòu)中，器件端口的工作狀態(tài)(輸入或者輸出)是可以控制的。如圖8.2.6所示的是一個(gè)可編程I/O結(jié)構(gòu)的輸出電路，包括一個(gè)三態(tài)輸出緩沖器和一個(gè)將端口上的信號(hào)送到與陣列上的互補(bǔ)輸出緩沖器。不難發(fā)現(xiàn)，三態(tài)輸出緩沖器的使能信號(hào)來(lái)自于與陣列的輸出，是可編程的。在圖中所示的編程情況下，當(dāng)I1=I0=0時(shí)，使能信號(hào)OE=1，端口處于輸出狀態(tài)；否則，OE=0，三態(tài)輸出緩沖器輸出為高阻抗，端口處于輸入狀態(tài)。圖8.2.6PAL的可編程I/O結(jié)構(gòu)

3)寄存器輸出結(jié)構(gòu)

寄存器輸出結(jié)構(gòu)在輸出三態(tài)緩沖器的與-或邏輯陣列的輸出之間串入了由D觸發(fā)器組成的寄存器，同時(shí)，觸發(fā)器的狀態(tài)又經(jīng)過(guò)互補(bǔ)輸出的緩沖器反饋到與邏輯陣列的輸入端，如圖8.2.7所示。圖8.2.7寄存器輸出結(jié)構(gòu)

4)異或輸出結(jié)構(gòu)

圖8.2.8所示的輸出結(jié)構(gòu)與寄存器輸出結(jié)構(gòu)類似，只不過(guò)在或陣列輸出與觸發(fā)器之間又設(shè)置了異或門，這種結(jié)構(gòu)被稱為異或輸出結(jié)構(gòu)。圖8.2.8PAL的異或輸出結(jié)構(gòu)

3.通用陣列邏輯(GAL)

1)GAL的基本結(jié)構(gòu)

圖8.2.9是GAL16V8的電路結(jié)構(gòu)圖及其引腳圖。圖8.2.9GAL16V8的電路結(jié)構(gòu)圖及引腳圖(a)邏輯圖；(b)引腳圖電路結(jié)構(gòu)圖主要由五部分組成：

(1)8個(gè)輸入緩沖器(引腳2～9作為固定輸入端口)；

(2)8個(gè)三態(tài)結(jié)構(gòu)的輸出緩沖器(引腳12～19作為I/O端口)；

(3)8個(gè)OLMC(OLMC12～OLMC19)；

(4)與陣列和OLMC之間的8個(gè)反饋緩沖器；

(5)一個(gè)規(guī)模為32×64位的可編程與陣列，共有32個(gè)輸入和64個(gè)乘積項(xiàng)，平均分配給8個(gè)OLMC。

2)GAL編程單元的行地址映射圖

圖8.2.10是GAL16V8的編程單元的行地址映射圖，表示在GAL16V8中編程單元的地址分配和功能劃分。圖8.2.10GAL16V8編程單元的地址映射圖

3)GAL的輸出邏輯宏單元(OLMC)

GAL器件的每一個(gè)輸出端都有一個(gè)OLMC，輸出結(jié)構(gòu)取決于對(duì)OLMC結(jié)構(gòu)控制字的編程。圖8.2.11給出了GAL16V8的OLMC結(jié)構(gòu)圖及其GAL的結(jié)構(gòu)控制字示意圖。圖8.2.11GAL16V8的OLMC結(jié)構(gòu)框圖及其GAL的結(jié)構(gòu)控制字示意圖(a)GAL16V8的OLMC結(jié)構(gòu)框圖；(b)GAL的結(jié)構(gòu)控制字示意圖

OLMC的四種工作模式(或組態(tài))：

當(dāng)AC0=0且AC1(n)=0時(shí)，OLMC為專用組合輸出模式，如圖8.2.12(a)所示；

當(dāng)AC0=0且AC1(n)=1時(shí)，OLMC為專用輸入模式，如圖8.2.12(b)所示；

當(dāng)AC0=1且AC1(n)=0且SYN=0時(shí)，OLMC為寄存器輸出模式，如圖8.2.12(c)所示；

當(dāng)AC0=1且AC1(n)=1時(shí)，OLMC為組合輸入/輸出模式，如圖8.2.12(d)所示。圖8.2.12OLMC的四種工作模式(a)專用組合輸出；(b)專用輸入；(c)寄存器輸出；(d)組合輸入/輸出

4)GAL器件的優(yōu)缺點(diǎn)

在簡(jiǎn)單PLD中，GAL是應(yīng)用最廣泛的一種，主要有以下優(yōu)點(diǎn)：

(1)與中、小規(guī)模標(biāo)準(zhǔn)器件相比，減少了設(shè)計(jì)中所用的芯片數(shù)量。

(2)引入了OLMC這種結(jié)構(gòu)，提高了器件的通用性。

(3)采用E2PROM編程工藝，器件可以用電擦除并重復(fù)編程，編程次數(shù)一般都在100次以上，將設(shè)計(jì)風(fēng)險(xiǎn)降到最低。

(4)采用CMOS制造工藝，速度高、功耗小。

(5)具有上電復(fù)位和寄存器同步預(yù)置功能。

(6)具有加密功能，可在一定程度上防止非法復(fù)制。但是GAL也有明顯的不足之處：

(1)電路的結(jié)構(gòu)還不夠靈活。例如在GAL中，所有的寄存器的時(shí)鐘端都連在一起，使用由外部引腳輸入的統(tǒng)一時(shí)鐘，這樣單片GAL就不能實(shí)現(xiàn)異步時(shí)序電路。

(2)GAL仍屬于低密度PLD器件，而且正是由于電路的規(guī)模較小，因而不需要讀取編程信息就可以通過(guò)測(cè)試等方法分析出某個(gè)GAL實(shí)現(xiàn)的邏輯功能，使得GAL可加密的優(yōu)點(diǎn)不能完全發(fā)揮。事實(shí)上，目前市場(chǎng)上已有多種GAL解密軟件。8.2.3可編程邏輯器件在數(shù)字邏輯電路設(shè)計(jì)中的應(yīng)用

FPLA的輸出電路一般是不可編程的，但有些型號(hào)的FPLA器件在每一個(gè)或門的輸出端增加了一個(gè)可編程的異或門，以便于對(duì)輸出信號(hào)的極性進(jìn)行控制，如圖8.2.13所示。當(dāng)編程單元為1時(shí)，或陣列輸出S與經(jīng)過(guò)異或門以后的輸出Y同相；當(dāng)編程單元為0時(shí)，S與Y反相。圖8.2.13FPLA的異或輸出結(jié)構(gòu)

例8.2.1

用FPLA實(shí)現(xiàn)從4位二進(jìn)制碼到格雷碼的轉(zhuǎn)換。

解

4位二進(jìn)制碼轉(zhuǎn)換為格雷碼的真值表如表8.2.2所示。表8.2.24位二進(jìn)制碼轉(zhuǎn)換為格雷碼的真值表圖8.2.14所示的是按上式編程后的邏輯圖。時(shí)序邏輯FPLA在或陣列的輸出和與陣列的輸入之間增加了由觸發(fā)器組成的反饋通路，其結(jié)構(gòu)框圖如圖8.2.15所示，因而它可以實(shí)現(xiàn)時(shí)序邏輯。若采用組合邏輯FPLA來(lái)實(shí)現(xiàn)時(shí)序電路，則需要外接觸發(fā)器單元。圖8.2.14例8.2.1的FPLA編程后的邏輯圖圖8.2.15時(shí)序邏輯FPLA的結(jié)構(gòu)框圖

例8.2.2

用時(shí)序邏輯FPLA實(shí)現(xiàn)具有異步清零和同步置數(shù)功能的3位移位寄存器。

解設(shè)異步清零信號(hào)為低電平有效；同步預(yù)置數(shù)端LD為高電平有效；串行輸入信號(hào)為Din；并行輸入信號(hào)為A、B、C；時(shí)鐘信號(hào)為CP。若觸發(fā)器為D觸發(fā)器，則激勵(lì)方程為

可以根據(jù)這些數(shù)據(jù)來(lái)選擇合適的FPLA器件。該電路的FPLA陣列圖如圖8.2.16所示。

FPLA的這種結(jié)構(gòu)有利于提高對(duì)芯片的利用率，在ASIC設(shè)計(jì)中應(yīng)用得較多。但由于FPLA器件的制造工藝復(fù)雜，又一直缺乏高質(zhì)量的開發(fā)工具，因而其使用并不廣泛。圖8.2.16例8.2.2的FPLA編程后的邏輯圖

1.本章重點(diǎn)內(nèi)容

(1)只讀存儲(chǔ)器(ROM)和隨機(jī)存儲(chǔ)器(RAM)功能特點(diǎn)、存儲(chǔ)器的擴(kuò)展及使用方法。

(2)可編程邏輯器件電路的表示方法、特點(diǎn)和應(yīng)用。

2.本章難點(diǎn)內(nèi)容

(1)存儲(chǔ)器設(shè)計(jì)實(shí)現(xiàn)組合、時(shí)序電路。

(2)可編程邏輯器件內(nèi)部電路結(jié)構(gòu)和工作過(guò)程，但不是教學(xué)的重點(diǎn)。8.3本章小結(jié)

3.本章需注意的問(wèn)題

(1)存儲(chǔ)器的基本結(jié)構(gòu)、分類、特點(diǎn)及工作原理。

(2)存儲(chǔ)器的功能、容量擴(kuò)展和使用方法。

(3)用ROM實(shí)現(xiàn)組合、時(shí)序邏輯函數(shù)。

(4)各種存儲(chǔ)器存儲(chǔ)單元的基本工作原理。

(5)電子器件的發(fā)展、分類及各類型的特點(diǎn)。

(6)可編程邏輯器件電路的表示方法。

(7)可編程邏輯器件的基本結(jié)構(gòu)和基本工作原理。

例8.4.1

用ROM實(shí)現(xiàn)4位二進(jìn)制碼到格雷碼的轉(zhuǎn)換。

解

(1)輸入是4位二進(jìn)制碼B3~B0，輸出是4位格雷碼，故選用容量為24×4的ROM。

(2)列出4位二進(jìn)制碼轉(zhuǎn)換為格雷碼的真值表，如表8.4.1所示。8.4例題精選表8.4.14位二進(jìn)制碼轉(zhuǎn)換為格雷碼的真值表由表可寫出下列最小項(xiàng)表達(dá)式：

G3=∑(8，9，10，11，12，13，14，15)

G2=∑(4，5，6，7，8，9，10，11)

G1=∑(2，3，4，5，10，11，12，13)

G0=∑(1，2，5，6，9，10，13，14)

(3)可畫出4位二進(jìn)制碼轉(zhuǎn)換為4位格雷碼的矩陣圖