集成電路測試基礎(chǔ)技術(shù)講義第一章集成電路測試概述1.1集成電路測試的重要性集成電路（IC）是現(xiàn)代電子系統(tǒng)的核心，其復(fù)雜度隨工藝節(jié)點(diǎn)演進(jìn)呈指數(shù)級增長（如7nm、5nm芯片包含數(shù)十億晶體管）。測試的核心目標(biāo)是確保芯片質(zhì)量（剔除故障芯片，避免流入市場）、降低生命周期成本（早期發(fā)現(xiàn)故障比系統(tǒng)級修復(fù)成本低100倍以上）、提升可靠性（驗(yàn)證芯片在極端環(huán)境下的工作能力）。1.2基本概念與術(shù)語缺陷（Defect）：芯片物理結(jié)構(gòu)中的異常（如光刻偏移導(dǎo)致的短路、雜質(zhì)引入的開路），是故障的根源。故障（Fault）：缺陷在電路中的邏輯表現(xiàn)（如固定電平故障（Stuck-atFault）：節(jié)點(diǎn)永久保持0或1；橋接故障（BridgeFault）：兩節(jié)點(diǎn)短路導(dǎo)致信號異常；延遲故障（DelayFault）：信號傳輸延遲超過規(guī)格）。誤差（Error）：電路輸出與預(yù)期值的偏差（如輸入1+1時輸出3）。失效（Failure）：電路無法完成規(guī)定功能（如手機(jī)CPU無法啟動）。測試覆蓋率（TestCoverage）：被檢測到的故障數(shù)與總故障數(shù)的比值（如95%覆蓋率表示95%的故障能被測試發(fā)現(xiàn)）。測試向量（TestVector）：輸入到芯片的激勵信號（如數(shù)字電路的0/1序列）及對應(yīng)的預(yù)期輸出響應(yīng)。第二章集成電路測試基本原理2.1測試的核心目標(biāo)1.檢測（Detection）：判斷芯片是否存在故障（是/否合格）。2.定位（Localization）：確定故障的具體位置（如某掃描鏈的第10個單元stuck-at-0）。3.評估（Evaluation）：驗(yàn)證芯片性能（如時鐘頻率、功耗）與可靠性（如溫度循環(huán)后的穩(wěn)定性）。2.2測試的分類按測試階段劃分：晶圓測試（WaferSort）：晶圓未切割前，通過探針卡測試每個芯片（重點(diǎn)檢測工藝缺陷）。封裝測試（PackageTest）：芯片封裝后，測試封裝完整性與電性能（如引腳連接、功能驗(yàn)證）。系統(tǒng)測試（SystemTest）：芯片安裝到終端設(shè)備（如手機(jī)、服務(wù)器）后，驗(yàn)證其在實(shí)際場景中的工作能力。按測試內(nèi)容劃分：功能測試（FunctionalTest）：驗(yàn)證芯片功能是否符合規(guī)格（如CPU執(zhí)行指令的正確性）。參數(shù)測試（ParametricTest）：測量電氣參數(shù)（如電源電流Idd、輸入漏電流Iil、輸出驅(qū)動電流Ioh/Iol）。結(jié)構(gòu)測試（StructuralTest）：基于故障模型的測試（如掃描測試檢測邏輯電路中的固定電平故障）。按測試方法劃分：數(shù)字測試：針對數(shù)字電路（如CPU、FPGA），使用邏輯向量驗(yàn)證功能。模擬測試：針對模擬電路（如運(yùn)算放大器、ADC），測量電壓、電流、頻率等參數(shù)?；旌闲盘枩y試：針對數(shù)模混合電路（如手機(jī)基帶芯片），結(jié)合數(shù)字與模擬測試方法。2.3測試流程1.測試規(guī)劃：定義測試目標(biāo)（如覆蓋率≥95%）、測試內(nèi)容（功能/參數(shù)/結(jié)構(gòu)）、測試設(shè)備（晶圓測試儀/封裝測試儀）。2.測試生成：通過手動或自動工具（如ATPG）生成測試向量及預(yù)期響應(yīng)。3.測試執(zhí)行：將測試向量輸入芯片，捕獲輸出響應(yīng)（如掃描鏈移位輸出）。4.結(jié)果分析：比較實(shí)際響應(yīng)與預(yù)期值，標(biāo)記故障芯片（如激光標(biāo)記不良晶圓）。第三章測試信號與激勵設(shè)計3.1測試信號的類型數(shù)字信號：高低電平（如CMOS的VDD/VSS）、脈沖（時鐘信號）、串行協(xié)議（SPI/I2C）。模擬信號：直流（電源電壓）、交流（正弦波）、調(diào)制信號（AM/FM）。混合信號：數(shù)字控制的模擬信號（如ADC采樣時鐘）、模擬反饋的數(shù)字信號（如DAC輸出）。3.2激勵生成方法手動設(shè)計：適用于簡單電路（如與門的00、01、10、11輸入），效率低但可控。自動生成：使用ATPG工具（如SynopsysTetraMAX），基于故障模型生成測試向量（如針對stuck-at故障的向量）。隨機(jī)生成：適用于模擬/混合信號電路（如ADC測試），生成隨機(jī)輸入以覆蓋更多場景。3.3激勵優(yōu)化策略向量壓縮：使用多輸入簽名寄存器（MISR）將多個測試向量的響應(yīng)壓縮為一個簽名，減少測試時間（如將1000個向量壓縮為1個簽名）。并行測試：通過測試儀的多通道同時測試多個芯片（如晶圓測試儀一次測試8個芯片），提高產(chǎn)能。低功耗設(shè)計：優(yōu)化測試向量（如減少翻轉(zhuǎn)次數(shù)），降低測試模式下的功耗（避免芯片過熱）。第四章集成電路測試結(jié)構(gòu)4.1掃描鏈（ScanChain）4.1.1結(jié)構(gòu)與原理掃描鏈?zhǔn)菙?shù)字電路最常用的可測試性結(jié)構(gòu)，核心是掃描單元（由D觸發(fā)器+掃描選通開關(guān)組成）。多個掃描單元串聯(lián)成鏈，通過掃描輸入（SI）加載測試向量，掃描輸出（SO）捕獲響應(yīng)。4.1.2工作模式移位模式：選通開關(guān)閉合，測試向量通過SI串行輸入到每個掃描單元。捕獲模式：選通開關(guān)斷開，時鐘信號將電路輸出捕獲到掃描單元。移位輸出模式：選通開關(guān)閉合，掃描單元中的響應(yīng)通過SO串行輸出。4.1.3測試流程1.移位模式加載測試向量；2.捕獲模式捕獲電路響應(yīng)；3.移位輸出模式讀取響應(yīng)；4.比較響應(yīng)與預(yù)期值，判斷故障。4.2邊界掃描（BoundaryScan）4.2.1IEEE1149.1標(biāo)準(zhǔn)邊界掃描用于測試芯片與電路板的連接（如solderjoint故障），定義了邊界掃描細(xì)胞（位于I/O引腳與內(nèi)部電路之間）、測試訪問端口（TAP）（包括TCK、TMS、TDI、TDO、TRST引腳）、指令集（如EXTEST、SAMPLE/PRELOAD）。4.2.2關(guān)鍵組件邊界掃描細(xì)胞：捕獲輸入信號（如引腳電壓）或驅(qū)動輸出信號（如向引腳輸出0/1）。TAP控制器：狀態(tài)機(jī)（如Test-Logic-Reset、Shift-DR、Capture-DR），控制邊界掃描的操作。指令寄存器：存儲當(dāng)前執(zhí)行的指令（如EXTEST用于測試外部連接）。4.2.3應(yīng)用場景測試電路板上的芯片連接（如檢測引腳短路）；測試芯片內(nèi)部邏輯（如通過SAMPLE指令捕獲內(nèi)部信號）；編程FPGA（通過JTAG接口加載配置文件）。4.3內(nèi)建自測試（BIST）4.3.1邏輯BIST（LBIST）組成：激勵生成器（線性反饋移位寄存器，LFSR）、響應(yīng)壓縮器（多輸入簽名寄存器，MISR）、測試控制器。工作流程：LFSR生成隨機(jī)測試向量輸入邏輯電路，MISR將響應(yīng)壓縮為簽名，測試結(jié)束后比較簽名與預(yù)期值。優(yōu)勢：無需外部測試儀，測試速度快（內(nèi)部信號傳輸延遲?。?.3.2存儲器BIST（MBIST）目標(biāo)：測試存儲器（SRAM、DRAM）的故障（如stuck-at、過渡故障、地址譯碼故障）。測試算法：March算法（如MarchC-）：通過“升序?qū)?升序讀-降序?qū)?降序讀”檢測多種故障；Checkerboard算法：交替寫入0/1圖案，檢測橋接故障。應(yīng)用：芯片上電時自動運(yùn)行，無需外部干預(yù)（如手機(jī)RAM的開機(jī)自檢）。第五章集成電路測試方法學(xué)5.1可測試性設(shè)計（DFT）5.1.1DFT的核心目標(biāo)提高測試覆蓋率：通過插入掃描鏈、邊界掃描等結(jié)構(gòu)，使故障更易被檢測（如將覆蓋率從80%提升至95%）。降低測試成本：減少測試向量數(shù)量（如通過掃描鏈?zhǔn)笰TPG更高效），使用低成本測試儀。簡化測試生成：將時序電路轉(zhuǎn)化為組合電路（如掃描鏈），使ATPG工具更容易生成向量。5.1.2常見DFT技術(shù)掃描設(shè)計：要求每個時序單元（觸發(fā)器）都插入掃描鏈，確保所有節(jié)點(diǎn)可控制/可觀測。邊界掃描：插入邊界掃描細(xì)胞，覆蓋所有I/O引腳，便于測試板級連接。BIST：插入自測試電路，實(shí)現(xiàn)芯片自我驗(yàn)證（如MBIST測試存儲器）。5.1.3DFT設(shè)計流程1.RTL級插入：在Verilog/VHDL代碼中添加DFT結(jié)構(gòu)（如掃描鏈的`scan_en`信號）。2.DFT綜合：使用工具（如CadenceEncounterTest）將RTL代碼轉(zhuǎn)化為包含DFT的網(wǎng)表。3.ATPG生成：針對DFT網(wǎng)表生成測試向量（如掃描測試向量）。4.故障模擬：驗(yàn)證測試向量的覆蓋率（如使用MentorFastScan模擬故障）。5.2自動測試向量生成（ATPG）5.2.1ATPG的核心流程故障建模：選擇故障模型（如stuck-at、延遲故障），生成故障列表（如每個節(jié)點(diǎn)的s-a-0/s-a-1故障）。向量生成：使用算法（如D算法、PODEM）生成測試向量，使故障信號傳播到輸出端（如針對s-a-0故障，生成輸入使輸出為1）。故障模擬：驗(yàn)證向量是否能檢測故障，計算覆蓋率（如95%覆蓋率表示95%的故障被檢測）。5.2.2常見ATPG算法D算法：基于故障傳播的經(jīng)典算法，通過“D立方”（故障信號的邏輯表示）生成向量。PODEM算法：路徑導(dǎo)向的決策算法，選擇從故障點(diǎn)到輸出的路徑，逐步確定輸入向量。FAN算法：優(yōu)化PODEM，處理扇出節(jié)點(diǎn)（如多個路徑的故障傳播），提高生成效率。5.3延遲故障測試5.3.1延遲故障的類型過渡故障（TransitionFault）：信號從0→1或1→0的過渡延遲超過規(guī)格（如時鐘頻率1GHz時，延遲超過1ns）。路徑延遲故障（PathDelayFault）：某條路徑的總延遲超過規(guī)格（如從輸入到輸出的最長路徑延遲）。5.3.2延遲故障測試方法掃描延遲測試：使用掃描鏈加載向量，通過高速時鐘捕獲延遲故障（如“at-speed”測試，使用芯片的工作時鐘）。邊界掃描延遲測試：通過邊界掃描細(xì)胞生成高速脈沖，測試I/O引腳的延遲（如板級信號傳輸延遲）。第六章集成電路測試設(shè)備與工具6.1測試設(shè)備的類型晶圓測試儀（WaferTester）：用于晶圓測試，核心組件包括探針卡（連接晶圓與測試儀）、晶圓載臺（固定晶圓）、信號源（生成測試向量）。封裝測試儀（FinalTester）：用于封裝后測試，核心組件包括負(fù)載板（連接芯片與測試儀）、測試插座（固定芯片）、測量單元（測量輸出響應(yīng)）。系統(tǒng)測試儀（SystemTester）：用于系統(tǒng)級測試，將芯片安裝到終端設(shè)備（如手機(jī)），測試其在實(shí)際場景中的性能（如CPU的游戲運(yùn)行能力）。6.2測試儀的核心組成信號源：生成數(shù)字/模擬測試向量（如1GHz時鐘信號、1V正弦波）。測量單元：測量芯片輸出（如電壓、電流、頻率），精度要求高（如1mV電壓測量誤差）。計算機(jī)控制系統(tǒng)：控制測試儀操作（如生成向量、處理數(shù)據(jù)），顯示測試結(jié)果（如良率報表）。6.3常用測試工具ATPG工具：SynopsysTetraMAX（數(shù)字電路ATPG）、MentorTestKompress（向量壓縮）。故障模擬工具：MentorFastScan（故障模擬、覆蓋率驗(yàn)證）、SynopsysVCS（混合信號故障模擬）。第七章集成電路測試應(yīng)用與案例7.1晶圓測試（WaferTest）7.1.1測試內(nèi)容參數(shù)測試：測量電源電流（Idd）、輸入漏電流（Iil）、輸出驅(qū)動電流（Ioh/Iol）（如Idd=100mA，符合規(guī)格）。結(jié)構(gòu)測試：使用掃描測試檢測邏輯電路中的stuck-at故障（如覆蓋率95%）。功能測試：驗(yàn)證芯片的基本功能（如CPU的加法指令執(zhí)行）。7.1.2測試流程1.晶圓定位（放置在載臺上，對準(zhǔn)探針卡）；2.探針接觸（探針與芯片引腳接觸，電阻≤1Ω）；3.測試執(zhí)行（測試儀生成向量，測量響應(yīng)）；4.標(biāo)記不良芯片（激光標(biāo)記，便于切割時剔除）。7.2封裝測試（PackageTest）7.2.1測試內(nèi)容外觀檢查：檢查封裝是否有裂紋、引腳彎曲（如使用機(jī)器視覺系統(tǒng)）。電性能測試：測量電源電壓（如3.3V±5%）、輸入輸出電壓（如Vih≥2.4V，Vil≤0.8V）?？煽啃詼y試：溫度循環(huán)（-40℃~125℃循環(huán)100次）、濕度測試（85%RH，1000小時）、振動測試（10G加速度，10分鐘）。7.2.2測試流程1.芯片上料（放入測試托盤）；2.芯片插入（對準(zhǔn)測試插座）；3.測試執(zhí)行（生成向量，測量響應(yīng)）；4.標(biāo)記不良芯片（噴墨標(biāo)記）；5.芯片下料（合格芯片放入成品托盤）。7.3案例分析：某手機(jī)CPU測試7.3.1芯片規(guī)格工藝：7nm；功能：四核CPU、GPU、5G調(diào)制解調(diào)器、LPDDR5內(nèi)存；DFT結(jié)構(gòu)：掃描鏈（覆蓋率98%）、邊界掃描（IEEE1149.1）、MBIST（LPDDR5測試）。7.3.2測試流程1.晶圓測試：使用晶圓測試儀測試參數(shù)（Idd=200mA）、掃描測試（覆蓋率95%）、MBIST（LPDDR5無故障）；2.封裝測試：外觀檢查（無裂紋）、電性能測試（電源電壓3.8V）、功能測試（CPU執(zhí)行Android系統(tǒng)指令）；7.3.3測試結(jié)果晶圓測試良率：90%（不良原因：光刻缺陷導(dǎo)致的短路）；封裝測試良率：95%（不良原因：引腳彎曲）；系統(tǒng)測試良率：99%（不良原因：5G調(diào)制解調(diào)器兼容性問題）。第八章集成電路測試的未來趨勢8.1AI驅(qū)動的測試優(yōu)化AI生成測試向量：通過深度學(xué)習(xí)模型學(xué)習(xí)故障模式，生成更高效的向量（如減少50%的向量數(shù)量）；AI預(yù)測故障：分析測試數(shù)據(jù)，預(yù)測芯片在未來的失效概率（如預(yù)測存儲器的老化故障）；AI優(yōu)化測試流程：使用強(qiáng)化學(xué)習(xí)優(yōu)化測試設(shè)備調(diào)度（如晶圓測試儀的探針卡更換順序），提高產(chǎn)能。8.2先進(jìn)工藝下的測試挑戰(zhàn)小尺寸故障模式：5nm及以下工藝中，量子效應(yīng)（如隧道效應(yīng)）導(dǎo)致新故障（如隨機(jī)telegraph噪聲故障），需要新的故障模型（如量子故障模型）；功耗約束：測試模式下的功耗可能超過正常模式（如掃描測試的功耗是正常模式的2