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文檔簡介
第一章概述1.1
集成電路的發(fā)展過程1.2專用集成電路的發(fā)展過程1.3
IP技術(shù)概述1.4集成電路的設(shè)計(jì)方法與設(shè)計(jì)流程
1.1
集成電路的發(fā)展過程
1.1.1
重大的技術(shù)突破1.
從真空到固體2.
從鍺到硅3.
從小規(guī)模到大規(guī)模4.
從成群電子到單個(gè)電子
1.1.2
集成電路的分類
集成電路是指通過一系列特定的加工工藝,
將多個(gè)晶體管、
二極管等有源器件和電阻、
電容等無源器件,
按照一定的電路連接集成在一塊半導(dǎo)體單晶片(如硅或
GaAs
等)或陶瓷等基片上,
作為一個(gè)不可分割的整體執(zhí)行某一特定功能的電路組件。
根據(jù)集成電路中有源器件的結(jié)構(gòu)類型和工藝技術(shù)可以將集成電路分為三類,
它們分別為雙極型、
MOS
型和雙極-MOS
混合型(即
BiCMOS)集成電路。
1.
雙極型集成電路
這種結(jié)構(gòu)的集成電路是半導(dǎo)體集成電路中最早出現(xiàn)的電路形式,
1958
年制造出的世界上第一塊集成電路就是雙極型集成電路。
這種電路采用的有源器件是雙極型晶體管,
這正是取名為雙極型集成電路的原因。
雙極型晶體管則是由于它的工作機(jī)制依賴于電子和空穴兩種類型的載流子而得名。
在雙極型集成電路中,
又可以根據(jù)雙極型晶體管的類型不同而將它細(xì)分為
NPN
和
PNP
型雙極型集成電路。
雙極型集成電路的優(yōu)點(diǎn)是速度高,
驅(qū)動(dòng)能力強(qiáng);
缺點(diǎn)是功耗較大,
集成度相對(duì)較低。
2.
金屬
氧化物
半導(dǎo)體(MOS)集成電路
這種電路中所用的晶體管為
MOS
晶體管,
故取名為
MOS
集成電路。
MOS
晶體管是由金屬
氧化物
半導(dǎo)體結(jié)構(gòu)組成的場效應(yīng)晶體管,
它主要靠半導(dǎo)體表面電場感應(yīng)產(chǎn)生的導(dǎo)電溝道工作。
在
MOS
晶體管中,
起主導(dǎo)作用的只有一種載流子(電子或空穴),
因此有時(shí)為了與雙極型晶體管對(duì)應(yīng),
也稱它為單極型晶體管。
根據(jù)
MOS
晶體管類型的不同,
MOS
集成電路又可以分為
NMOS、
PMOS
和
CMOS(互補(bǔ)
MOS)集成電路。
與雙極型集成電路相比,
MOS
集成電路的主要優(yōu)點(diǎn)是:
輸入阻抗高,
抗干擾能力強(qiáng),功耗?。s為雙極型集成電路的
1/
10
~
1/
100),
集成度高(適合于大規(guī)模集成)。
因此,
進(jìn)入超大規(guī)模集成電路時(shí)代以后,
MOS,
特別是
CMOS
集成電路已經(jīng)成為集成電路的主流。
3.
雙極
MOS(BiCMOS)集成電路
同時(shí)包括雙極和
MOS
晶體管的集成電路被稱為
BiCMOS
集成電路。
根據(jù)前面的分析,雙極型集成電路具有速度高、
驅(qū)動(dòng)能力強(qiáng)等優(yōu)勢,
MOS
集成電路則具有功耗低、
抗干擾能力強(qiáng)、
集成度高等優(yōu)勢。
BiCMOS
集成電路則綜合了雙極型和
MOS
器件兩者的優(yōu)點(diǎn),
但這種電路具有制作工藝復(fù)雜的缺點(diǎn)。
同時(shí),
隨著
CMOS
集成電路中器件特征尺寸的減小,CMOS
集成電路的速度越來越高,
已經(jīng)接近雙極型集成電路,
因此,
目前集成電路的主流技術(shù)仍然是
CMOS
技術(shù)。
1.1.3
集成電路的發(fā)展歷史
晶體管發(fā)明以后不到
5
年,
即
1952
年
5
月,
英國皇家研究所的達(dá)默(G.W.A.Dummer)就在美國工程師協(xié)會(huì)舉辦的座談會(huì)上發(fā)表的論文中第一次提出了集成電路的設(shè)想。
集成電路與由分立元器件組成的電路相比較,
有體積小、
重量輕、
功耗低、
速度高、
可靠性強(qiáng)和成本低等優(yōu)點(diǎn),
即性能價(jià)格比大幅度提高,
因而引起學(xué)術(shù)界和工業(yè)界的極大興趣和關(guān)注。
從此,
逐步形成新興工業(yè)技術(shù),
成為整個(gè)電子工業(yè)技術(shù)的重要組成部分。
不同國家劃分集成電路規(guī)模采用的標(biāo)準(zhǔn)并不一致,
表
1-1
給出的是通常采用的標(biāo)準(zhǔn)。
1.1.4
集成電路發(fā)展展望
2000
年以來,
在國務(wù)院[2000]18
號(hào)文件精神的鼓舞下,
我國半導(dǎo)體產(chǎn)業(yè)堅(jiān)持“以
IC設(shè)計(jì)業(yè)為突破口,
以芯片制造業(yè)為主體”的戰(zhàn)略方針,
抓住世界產(chǎn)業(yè)轉(zhuǎn)移的機(jī)遇,
迎難而上,
取得了舉世矚目的成績。
中國內(nèi)地正在成為全球半導(dǎo)體產(chǎn)業(yè)發(fā)展最快的地區(qū)之一。
IC
設(shè)計(jì)開發(fā)應(yīng)面向四個(gè)方面:
首先是移動(dòng)通信市場,
包括
2.5G
和
3G
芯片等;
其次是數(shù)字和平板高清電視市場以及信息家電;
第三是功率電子市場;
還有信息安全系統(tǒng)方面的應(yīng)用。
新一代的電子設(shè)備采用越來越多的半導(dǎo)體,
以便能提供更多的特色應(yīng)用功能,
支持消費(fèi)類電子產(chǎn)品的數(shù)字化,
并符合世界各地的節(jié)能新規(guī)范。
為滿足高速移動(dòng)通信、
寬帶數(shù)據(jù)傳輸?shù)男枨蠛托畔⒓译姟?/p>
多媒體系統(tǒng)智能處理的需求,
高頻
IC
和系統(tǒng)級(jí)芯片(SOC)技術(shù)正在迅速發(fā)展,
在整個(gè)微電子集成電路技術(shù)領(lǐng)域,
包括集成器件新結(jié)構(gòu)、
芯片微加工技術(shù)、
集成電路設(shè)計(jì)技術(shù)、
測試及封裝技術(shù)等各個(gè)方面每年都有大量的創(chuàng)新成果出現(xiàn),
推動(dòng)著集成電路技術(shù)和產(chǎn)業(yè)的迅猛發(fā)展。
特征尺寸將繼續(xù)等比例縮?。╯caling
down),
包括新結(jié)構(gòu)、
新工藝、
新材料的器件設(shè)計(jì)與制備技術(shù)以及光刻技術(shù)、
互連技術(shù)將迅速發(fā)展;
基于特征尺寸繼續(xù)等比例縮小,
系統(tǒng)芯片(SOC)將取代目前的集成電路(IC)最終成為主流產(chǎn)品。
1.1.5
發(fā)展重點(diǎn)和關(guān)鍵技術(shù)
集成電路產(chǎn)品是所有技術(shù)的最終載體,
是一切研究成果的最終體現(xiàn),
是檢驗(yàn)技術(shù)轉(zhuǎn)化為生產(chǎn)力的最終標(biāo)志。
在未來一段時(shí)期,
集成電路的發(fā)展重點(diǎn)和需要開發(fā)研究的關(guān)鍵技術(shù)包括:
(1)
亞
100
nm
可重構(gòu)
SOC
創(chuàng)新開發(fā)平臺(tái)與設(shè)計(jì)工具研究。
(2)
SOC
設(shè)計(jì)平臺(tái)與
SIP
重用技術(shù)。
(3)
新興及熱門集成電路產(chǎn)品開發(fā)。
(4)
10
nm
1012
Hz
的
CMOS
研究。
(5)
12
英寸
90
/
65
nm
微型生產(chǎn)線。
(6)
高密度集成電路封裝的工業(yè)化技術(shù)。
(7)
SOC
關(guān)鍵測試技術(shù)研究。
(8)
直徑為
450
mm
的硅單晶及拋光片制備技術(shù)。
(9)
應(yīng)變硅材料制備技術(shù)。
(10)
60
nm
節(jié)點(diǎn)刻蝕設(shè)備(介質(zhì)刻蝕機(jī))。
其
(11)
60
nm
節(jié)點(diǎn)曝光設(shè)備(F2
準(zhǔn)分子激光曝光機(jī))。
1.2
專用集成電路的發(fā)展過程
1.2.1
專用集成電路的概念及發(fā)展概況當(dāng)半導(dǎo)體技術(shù)從分立器件跨入集成電路的初期,
元件產(chǎn)品幾乎沒有改變其通用的屬性。
電子系統(tǒng)設(shè)計(jì)師從集成電路制造廠商提供的系列化產(chǎn)品目錄上了解集成電路產(chǎn)品的電學(xué)和物理設(shè)計(jì)與用集成電路構(gòu)成整機(jī)或系統(tǒng)功能的設(shè)計(jì)是兩個(gè)相互獨(dú)立的過程。
集成電路技術(shù)和計(jì)算機(jī)輔助設(shè)計(jì)(CAD)技術(shù)的發(fā)展促成了專用集成電路的出現(xiàn)。
顧名思義,專用集成電路是指按照預(yù)定用途,
被設(shè)計(jì)成能夠執(zhí)行在設(shè)計(jì)任務(wù)書中所載明的各種功能的集成電路,
它以其專門的用途區(qū)別于通用的標(biāo)準(zhǔn)集成電路。
一片專用集成電路可以代替幾十片標(biāo)準(zhǔn)集成電路、
若干微處理器和存儲(chǔ)器。
ASIC
技術(shù)的發(fā)展使得一個(gè)電子部件甚至一個(gè)系統(tǒng)可以集成在一個(gè)半導(dǎo)體芯片上,
這導(dǎo)致了部件(系統(tǒng))的功能設(shè)計(jì)和芯片的物理設(shè)計(jì)就越來越難以分離。
就半導(dǎo)體集成電路工藝技術(shù)而言,
ASIC
似乎沒有引入任何新的原理或新的概念,
然而
ASIC
卻造成了電子系統(tǒng)和集成電路設(shè)計(jì)概念上的根本變革。
可以說,
ASIC
的設(shè)計(jì)涉及從電子系統(tǒng)到集成電路制造的整個(gè)過程,
用
ASIC
實(shí)現(xiàn)電子系統(tǒng)的同時(shí)隱含著知識(shí)的集成。
商品市場的激烈競爭對(duì)多品種、
小批量生產(chǎn)和低成本、
短周期開發(fā)集成電路產(chǎn)品提出了更苛刻的要求。
市場和技術(shù)的綜合因素促成了過去十多年來
ASIC
蓬勃發(fā)展的態(tài)勢。
目前
ASIC
產(chǎn)品在邏輯電路領(lǐng)域內(nèi)已占有超過
50%的市場銷售量。
1.2.2
專用集成電路的分類
從用戶角度看,
專用集成電路可分成兩大類:
半定制電路和全定制電路。
從技術(shù)和工藝的角度看,
專用集成電路有四大類型,
即可編程序邏輯器件、
預(yù)擴(kuò)散陣列電路、
標(biāo)準(zhǔn)單元電路和用戶全定制電路。
1.
可編程序邏輯器件(PLT)
PLT
簡稱可編程電路,
是單片存儲(chǔ)器公司(MMI)和飛利浦的子公司
SINETICS
于
20
世紀(jì)
70
年代末率先推出的產(chǎn)品。
其后,
這種技術(shù)很快得到發(fā)展,
形成一種系列。
這種電路是由兩個(gè)分別實(shí)現(xiàn)“與”和“或”功能的邏輯門矩陣構(gòu)成的。
常見的這類電路有可編程邏輯陣列(PAL)、
EPLT、
LCA
或
EEPAL
等。
2.
預(yù)擴(kuò)散陣列電路
該類電路是專用集成電路中目前最常采用的技術(shù),
通常由規(guī)則排列的四位一組的晶體管構(gòu)成。
這些晶體管組很容易組合成雙端輸入邏輯門,
其專用功能的實(shí)現(xiàn)是在生產(chǎn)工序的最后階段,
借助
1~3
塊符合用戶要求的、
定制的引線掩膜板,
對(duì)硅片上的邏輯門陣列進(jìn)行互連來完成的。
此種電路雖不如可編程邏輯陣列靈活,
但更適于大批量生產(chǎn)。
預(yù)擴(kuò)散陣列技術(shù)中近年出現(xiàn)的所謂“門海”電路或稱為連續(xù)陣列,
完全免除了互連問題,
集成度可達(dá)十萬門以上,
大大超過其他預(yù)擴(kuò)散陣列技術(shù)能達(dá)到的范圍。
3.
標(biāo)準(zhǔn)單元電路
這類電路又稱為預(yù)賦特性電路,
可以說是一種十足的“標(biāo)準(zhǔn)化”產(chǎn)品。
目前,
這種電路的年增長率很高,
達(dá)
65%。
利用這種技術(shù)設(shè)計(jì)專用集成電路的步驟是:
按照用戶的設(shè)計(jì)任務(wù)書,
將預(yù)先設(shè)計(jì)好并存儲(chǔ)在計(jì)算機(jī)數(shù)據(jù)庫中的標(biāo)準(zhǔn)單元電路圖形通過適當(dāng)?shù)能浖{(diào)用并置在硅片上,
即所謂“布局”,
然后將這些并置的標(biāo)準(zhǔn)單元恰當(dāng)?shù)鼗ミB,
即再通過所謂的“布線”來完成電路的設(shè)計(jì)。
所謂標(biāo)準(zhǔn)單元,
是指一系列為人熟知的標(biāo)準(zhǔn)邏輯功能模塊電路。
從已知的、
充分掌握了的基本單元電路出發(fā),
實(shí)際上可以設(shè)計(jì)出任何種類的數(shù)字電路、模擬電路或混合電路。
這類專用電路在制造時(shí)所需的全部掩膜均應(yīng)定做。
4.
用戶全定制電路
用戶全定制電路的復(fù)雜度通常在
3
萬門以上,
是專用集成電路中最復(fù)雜的一類。
其研制過程包括設(shè)計(jì)、
制造及樣片測試等,
所需費(fèi)用最高,
時(shí)間最長。
全部研制過程是針對(duì)用戶的要求進(jìn)行的。
實(shí)際上,
可編程邏輯陣列和預(yù)擴(kuò)散陣列都屬于預(yù)擴(kuò)散電路型。
它們都是由大量的邏輯門構(gòu)成的,
均適于大批量生產(chǎn),
僅在形成專用功能的方式上有所不同。
它們已經(jīng)相當(dāng)于一種工業(yè)標(biāo)準(zhǔn)出現(xiàn)在專用集成電路市場上。
1.2.3
專用集成電路的優(yōu)點(diǎn)
專用集成電路的優(yōu)勢在于:
(1)
對(duì)于生產(chǎn)制造者而言,
在設(shè)計(jì)上帶來便利性,
特別是因?yàn)橛辛擞?jì)算機(jī)輔助設(shè)計(jì)技術(shù)和新的信息處理工具,
如個(gè)人微機(jī)工作站、
模擬及測試軟件等。
(2)
對(duì)于使用者而言,
相對(duì)于采用標(biāo)準(zhǔn)電路的傳統(tǒng)解決方案在電路布線上則更加簡便;
相對(duì)于程序邏輯在執(zhí)行任務(wù)方面更快速,
成本更低廉,
更安全可靠,
可防止仿造。
ASIC
的發(fā)展向電子系統(tǒng)設(shè)計(jì)者和集成電路制造者提出了挑戰(zhàn),
也給他們提供了大展宏圖的機(jī)遇。
大企業(yè)已不再可能簡單地憑借以雄厚財(cái)力為基礎(chǔ)的大規(guī)模生產(chǎn)壟斷
IC
市場。許多有志于涉足
IC
的小公司憑借智力的優(yōu)勢在短期內(nèi)也可以為自己開辟出收益頗豐的園地。
1.3
IP技
術(shù)
概
述
IP(Intellectual
PrOperty)即知識(shí)產(chǎn)權(quán),
在集成電路設(shè)計(jì)中,IP指可以重復(fù)使用的具有自主知識(shí)產(chǎn)權(quán)功能的集成電路設(shè)計(jì)模塊。
這些模塊具有性能高、
功耗低、
技術(shù)密集度高、
知識(shí)產(chǎn)權(quán)集中、
商業(yè)價(jià)值昂貴等特點(diǎn),
是集成電路設(shè)計(jì)產(chǎn)業(yè)最關(guān)鍵的產(chǎn)業(yè)要素,
是最能體現(xiàn)產(chǎn)生競爭力的產(chǎn)業(yè)要素。
集成電路是整個(gè)信息產(chǎn)業(yè)的“芯”,
而IP又是這個(gè)“芯”的“核”,這就是所謂的IP核。
IP核通常以三種形態(tài)出現(xiàn),
分別是軟核
IP(SOftIPcOre)、
固核
IP(FirmIPcOre)和硬核
IP(HardIPcOre)。
軟核IP是用某種高級(jí)語言來描述功能塊的行為的,
并不涉及具體的工藝和電路元件;
固核IP在軟核IP的所有設(shè)計(jì)以外完成門電路的綜合和時(shí)序仿真等環(huán)節(jié);
硬核IP則在固核IP的基礎(chǔ)上完成了版圖設(shè)計(jì),
并經(jīng)過了工藝驗(yàn)證,
具有可保證的性能。IP核可以集成于設(shè)計(jì)流程的不同級(jí)并且可重復(fù)使用,
因而可以縮短產(chǎn)品的上市時(shí)間并降低總設(shè)計(jì)成本。
固核IP和硬核IP需要用戶做的工作雖然不多,
但是由于已經(jīng)映射到相關(guān)工藝,
因此可重用性和靈活性相對(duì)較差,
而軟核IP由于與工藝無關(guān),
為后續(xù)的設(shè)計(jì)工作留有較大的發(fā)揮空間,
故其應(yīng)用最為靈活。
1.IP技術(shù)發(fā)展背景
20
世紀(jì)
90
年代初,
由于集成電路制造技術(shù)和EAD工具的快速發(fā)展,
芯片設(shè)計(jì)規(guī)模和設(shè)計(jì)復(fù)雜度急劇提高,
出現(xiàn)了一批以專門為第三方公司提供可復(fù)用的集成電路模塊為主營業(yè)務(wù)的IP供應(yīng)商。
IP供應(yīng)商的出現(xiàn),
促進(jìn)了集成電路設(shè)計(jì)業(yè)的發(fā)展。
集成電路設(shè)計(jì)步入
SOC(片上系統(tǒng),System
On
Chip)時(shí)代后,
設(shè)計(jì)變得日益復(fù)雜,
為了加快產(chǎn)品上市時(shí)間,
基于IP復(fù)用的
SOC軟硬件平臺(tái)的設(shè)計(jì)方法已成為世界
IC
產(chǎn)品開發(fā)的主流技術(shù),IP在
IC
設(shè)計(jì)與開發(fā)工作中已是不可或缺的要素。
隨著芯片性能越來越強(qiáng),
規(guī)模越來越大,
開發(fā)周期越來越長,
設(shè)計(jì)質(zhì)量越來越難以控制,
芯片設(shè)計(jì)成本也越來越趨于高昂。
因此設(shè)計(jì)工業(yè)界認(rèn)為,
解決當(dāng)今芯片所面臨的難題最有前途的方案就是根植于軟件業(yè)面向設(shè)計(jì)模式的IP技術(shù)。
2.IP標(biāo)準(zhǔn)
我國對(duì)
SOC
/IP產(chǎn)業(yè)非常重視,
科技部于
2000
年啟動(dòng)了“十五”國家“863”計(jì)劃——超大規(guī)模集成電路
SOC
專項(xiàng)計(jì)劃,
在此專項(xiàng)計(jì)劃中支持了
50
多個(gè)IP核的開發(fā),
同時(shí)支持了SOC
軟硬件協(xié)同設(shè)計(jì)、IP核復(fù)用和超深亞微米集成電路設(shè)計(jì)的關(guān)鍵技術(shù)研究。
此外,
信息產(chǎn)業(yè)部于
2002
年批準(zhǔn)成立了“信息產(chǎn)業(yè)部集成電路IP核標(biāo)準(zhǔn)工作組(IPCG)”,
負(fù)責(zé)制定我國的IP核技術(shù)標(biāo)準(zhǔn),
中國集成電路IP核及相關(guān)的
11
項(xiàng)標(biāo)準(zhǔn)已先后出臺(tái)。
國家成立的“信息產(chǎn)業(yè)部軟件與集成電路促進(jìn)中心(CSIP)”和“上海硅知識(shí)產(chǎn)權(quán)交易中心(
SSIPEX)”,使我國的IP交易基礎(chǔ)設(shè)施已經(jīng)逐步建立起來,
為IP標(biāo)準(zhǔn)的應(yīng)用和推廣奠定了基礎(chǔ)。
3.IP應(yīng)用領(lǐng)域
根據(jù)國內(nèi)
IC
設(shè)計(jì)公司的調(diào)查,
主要的IP應(yīng)用領(lǐng)域集中在以下幾個(gè)范圍:
數(shù)字音視頻、移動(dòng)通信和無線通信、
汽車電子、
信息家電、
信息安全和
3C
融合。IP交易領(lǐng)域主要集中在三個(gè)方面:
一是開發(fā)難度較大和應(yīng)用復(fù)雜的高端
CUP
和
DSP;
二是標(biāo)準(zhǔn)的接口
IP(例如USB
接口、
PCI
Experss
等);
三是模擬
IP(如
PLL,
ADC
等)。
4.IP發(fā)展現(xiàn)狀
目前,
由于“中國心”、“專利門”、“山寨機(jī)”等不同名詞的出現(xiàn),
我國
IC
設(shè)計(jì)業(yè)的機(jī)遇與挑戰(zhàn)都不斷加大。
今后幾年將是國內(nèi)
IC
設(shè)計(jì)企業(yè)發(fā)展的關(guān)鍵時(shí)刻。
目前中國IP核產(chǎn)業(yè)的瓶頸主要有以下幾個(gè):
(1)IP評(píng)估和驗(yàn)證方法不完善,IP的質(zhì)量和可靠性得不到保障;
(2)IP標(biāo)準(zhǔn)和應(yīng)用推廣力度不夠,
致使不同IP的整合、
復(fù)用和集成性能難以滿足高端產(chǎn)品的需要;
(3)IP的價(jià)格過高,
造成
IC
產(chǎn)品開發(fā)成本高,
影響了企業(yè)應(yīng)用IP的積極性;
(4)
缺乏技術(shù)支撐平臺(tái),
在推動(dòng)IP核標(biāo)準(zhǔn)化、IP核復(fù)用的進(jìn)程中,
技術(shù)支撐平臺(tái)是非常必要的。
從目前國際集成電路發(fā)展趨勢來看,IP核已經(jīng)成為集成電路設(shè)計(jì)企業(yè)的一種重要的知識(shí)產(chǎn)權(quán),
其復(fù)用技術(shù)前景廣闊,
受到集成電路設(shè)計(jì)企業(yè)的重視。
集成電路設(shè)計(jì)企業(yè)可以通過IP核交易加快產(chǎn)品研發(fā)進(jìn)程、
提升產(chǎn)品質(zhì)量。
1.4
集成電路的設(shè)計(jì)方法與設(shè)計(jì)流程
1.4.1
CAD
技術(shù)發(fā)展的必然趨勢——EAD近幾年,
隨著電子計(jì)算機(jī)技術(shù)的快速發(fā)展,
計(jì)算機(jī)輔助設(shè)計(jì)已經(jīng)滲透到人類生活的各個(gè)方面,
與人類生活密切聯(lián)系的電子產(chǎn)品的設(shè)計(jì)、
開發(fā)以及生產(chǎn)銷售同樣離不開
CAD
技術(shù)。
電子產(chǎn)品的設(shè)計(jì)方法根據(jù)
CAD
技術(shù)的介入程度可以分為三種:
(1)
人工設(shè)計(jì)方法。
這是最傳統(tǒng)的設(shè)計(jì)方法,
從設(shè)計(jì)方案的提出、
實(shí)現(xiàn)到驗(yàn)證、
修改均由人工完成,
也就是系統(tǒng)的每一個(gè)電路模塊均為手工搭建。
這種方法具有明顯的缺點(diǎn):效率低,
出錯(cuò)率高,
花費(fèi)大,
制造周期長。
(2)
人和計(jì)算機(jī)共同完成電子系統(tǒng)設(shè)計(jì)的方法。
這是早期的
CAD
設(shè)計(jì)方法。
人們可以借助計(jì)算機(jī)完成電子系統(tǒng)設(shè)計(jì)的部分工作,
從而可以設(shè)計(jì)較大規(guī)模的電子系統(tǒng),
但是設(shè)計(jì)的很多工作仍然需要人工來完成,
仍然沒有完全解決全人工設(shè)計(jì)的不足。
(3)
電子設(shè)計(jì)自動(dòng)化。這種方法中,
電子系統(tǒng)的整個(gè)設(shè)計(jì)過程的絕大部分由計(jì)算機(jī)來完成,
數(shù)字系統(tǒng)設(shè)計(jì)的各個(gè)流程均通過計(jì)算機(jī)進(jìn)行輔助設(shè)計(jì)。
以數(shù)字集成電路設(shè)計(jì)為例,
從系統(tǒng)的架構(gòu)、
算法的設(shè)計(jì)與驗(yàn)證,
到
RTL
級(jí)描述以及驗(yàn)證,
再到綜合成門級(jí)網(wǎng)表,
最后到布局布線和生成版圖,
每一步都需要與計(jì)算機(jī)緊密結(jié)合在一起,
因此EAD是
CAD
發(fā)展的必然趨勢,
是
CAD
技術(shù)的高級(jí)階段。
1.4.2
數(shù)字系統(tǒng)設(shè)計(jì)方法的發(fā)展
傳統(tǒng)的設(shè)計(jì)方法是自底向上的,
即首先確定底層可以用的元件,
然后利用這些元件進(jìn)行邏輯設(shè)計(jì)并完成模塊設(shè)計(jì),
再對(duì)各模塊進(jìn)行連接,
最后形成一個(gè)系統(tǒng),
而后對(duì)系統(tǒng)進(jìn)行調(diào)試與測試,
保證系統(tǒng)達(dá)到規(guī)定的性能指標(biāo)。
但是這種設(shè)計(jì)方法有不足之處:
(1)
受到設(shè)計(jì)者的經(jīng)驗(yàn)以及市場器件情況等因素限制。
(2)
由于系統(tǒng)測試是在系統(tǒng)硬件完成后進(jìn)行的,
因此如果發(fā)現(xiàn)系統(tǒng)設(shè)計(jì)需要修改,
則需要重新從底層設(shè)計(jì),
并需要重新選擇器件,
使得整個(gè)修改過程耗費(fèi)大量的時(shí)間與成本。
(3)
該方法一般采用原理圖設(shè)計(jì)方式,
而原理圖設(shè)計(jì)方式在設(shè)計(jì)較復(fù)雜的電路時(shí)更復(fù)雜且容易出錯(cuò),
可讀性差,
修改更困難,
因此很難適應(yīng)大規(guī)模系統(tǒng)的設(shè)計(jì)。
由于自底向上設(shè)計(jì)方法的不足,
基于EAD技術(shù)的自頂向下(tOp-dOwn)的設(shè)計(jì)方法得到迅猛發(fā)展。
這是一種從系統(tǒng)的概念出發(fā),
最終到系統(tǒng)的物理實(shí)現(xiàn),
從抽象到具體,
逐步細(xì)化的層次化設(shè)計(jì)方法。
自頂向下設(shè)計(jì)方法的特點(diǎn)表現(xiàn)在如下幾個(gè)方面:
(1)
有眾多強(qiáng)大的EAD工具支持。
(2)
采用層次化設(shè)計(jì),
可以采用逐層仿真技術(shù),
以便盡早發(fā)現(xiàn)問題,
解決問題,
發(fā)現(xiàn)越早,
修改越方便。
(3)
采用結(jié)構(gòu)化開發(fā)手段,
可以實(shí)現(xiàn)多人多任務(wù)的并行工作方式,
使得復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)規(guī)模和效率大幅度提高。
(4)
由于抽象層級(jí)的提高,
高層次設(shè)計(jì)必須要考慮底層器件因素,
使得設(shè)計(jì)成果的再利用得到保證。
對(duì)于以往成功設(shè)計(jì)的模塊或者系統(tǒng)稍作修改、
組合后就能投入新的系統(tǒng)中,
同時(shí)還能以IP核的方式進(jìn)行存檔,
縮短了系統(tǒng)開發(fā)的周期。
1.4.3
數(shù)字集成電路層次化設(shè)計(jì)方法
自頂向下的設(shè)計(jì)方法是逐步求精的層次化設(shè)計(jì)方法。
一個(gè)完整的集成電子系統(tǒng)從概念的提出到最后的物理實(shí)現(xiàn),
可以分為如下幾個(gè)設(shè)計(jì)層次,
即系統(tǒng)級(jí)、
行為級(jí)、
寄存器傳輸級(jí)、
邏輯門級(jí)和版圖級(jí)。
系統(tǒng)級(jí)是描述集成電路系統(tǒng)的最高層級(jí),
在這一層級(jí)往往是通過一些性能指標(biāo)(計(jì)算機(jī)總線寬度、
每秒執(zhí)行指令的次數(shù)、
數(shù)據(jù)的傳輸速率等)來描述系統(tǒng)行為的。
系統(tǒng)級(jí)之下的層級(jí)是行為級(jí)。
行為級(jí)又稱為算法級(jí),
這一層次的描述是抽象的算法模型或者控制流圖和數(shù)據(jù)流圖。
行為級(jí)之下是寄存器傳輸級(jí)(RegisterTransferLevel,
RTL),
這一層級(jí)的描述較之行為級(jí)則更為具體。
在
RTL
級(jí)設(shè)計(jì)中,
大量采用觸發(fā)器、
寄存器、
多路選擇器、
計(jì)數(shù)器、
算術(shù)邏輯單元等功能模塊,
這些功能模塊為宏單元,
RTL
級(jí)結(jié)構(gòu)描述是基于宏單元的互連的。RTL
級(jí)的實(shí)現(xiàn)大都利用硬件描述語言,
根據(jù)行為級(jí)模型對(duì)系統(tǒng)進(jìn)行建模。
門級(jí)之下是版圖級(jí),
這是集成電路描述的最低層次。
在這一層級(jí),
以幾何圖形來描述晶體管、
MOS
管、
電阻、
連線、
二極管等。
版圖級(jí)系統(tǒng)的特性不僅與器件的互連方式相關(guān),
而且與器件的加工工藝密切相關(guān)。
門級(jí)到版圖級(jí)的轉(zhuǎn)換也是利用高級(jí)EAD工具來實(shí)現(xiàn)的,
例如Cadence公司的
SOcEncOunter,
可實(shí)現(xiàn)從自動(dòng)布局布線、
布時(shí)鐘樹到時(shí)序分析等多種功能。
1.4.4
數(shù)字系統(tǒng)設(shè)計(jì)規(guī)劃
整個(gè)系統(tǒng)設(shè)計(jì)規(guī)劃如圖
1-1
所示,
主要分為功能定義、
算法驗(yàn)證、
芯片的設(shè)計(jì)驗(yàn)證和系統(tǒng)驗(yàn)證平臺(tái)設(shè)計(jì)。
圖
1-1
數(shù)字系統(tǒng)設(shè)計(jì)規(guī)劃
每一步的具體工作如下所述。
(1)
功能定義:
完成整個(gè)芯片的功能定義、
具體子模塊的功能定義、
參數(shù)指標(biāo)的制定。
(2)
算法驗(yàn)證:
根據(jù)功能定義中定義的功能,
編寫相應(yīng)的MATLAB程序,
對(duì)功能和算法進(jìn)行驗(yàn)證,
對(duì)相應(yīng)參數(shù)指標(biāo)進(jìn)行驗(yàn)證和調(diào)整。
(3)
芯片的設(shè)計(jì)驗(yàn)證:
主要完成兩部分工作。
一是進(jìn)行芯片的設(shè)計(jì),
給出芯片整體功能框圖,
大致定義各個(gè)框圖內(nèi)子模塊的連接關(guān)系。
對(duì)
TOP
模塊和子模塊的輸入/
輸出信號(hào)做命名、
功能定義,
對(duì)定義的子模塊進(jìn)行
VerilOq
編碼設(shè)計(jì)。
二是進(jìn)行芯片的驗(yàn)證,
這部分驗(yàn)證分為子模塊驗(yàn)證和芯片整體驗(yàn)證。
子模塊驗(yàn)證是根據(jù)已定義的子模塊規(guī)范對(duì)已經(jīng)設(shè)計(jì)好的子模塊進(jìn)行大量的測試,
防止內(nèi)部隱藏bug;
對(duì)于芯片的整體驗(yàn)證,
是根據(jù)指標(biāo)中定義的芯片功能,
編寫相應(yīng)的測試平臺(tái),
對(duì)芯片進(jìn)行全面測試驗(yàn)證。
(4)
系統(tǒng)驗(yàn)證平臺(tái)設(shè)計(jì):
完成芯片的原型驗(yàn)證測試,
主要包括了硬件平臺(tái)和軟件平臺(tái)開發(fā)兩部分。
其中硬件平臺(tái)主要包括芯片的
RTL
驗(yàn)證和系統(tǒng)版圖與
PC
的接口硬件;
軟件平臺(tái)主要包括激勵(lì)數(shù)據(jù)的轉(zhuǎn)化發(fā)送、
處理后的數(shù)據(jù)二次處理分析顯示。
1.4.5
數(shù)字集成電路設(shè)計(jì)流程
集成電路發(fā)展之初,
數(shù)字電路的設(shè)計(jì)主要是由底層的器件搭建而成,
隨著設(shè)計(jì)人員的不斷研究探索,
電子設(shè)計(jì)自動(dòng)化(EAD)的概念被提出并快速發(fā)展。
如今,
數(shù)字電路的設(shè)計(jì)已經(jīng)有一個(gè)比較完整的體系。
對(duì)于設(shè)計(jì)流程的理解雖然眾說紛紜,
但主要?jiǎng)澐譃橄到y(tǒng)架構(gòu)、
RTL
級(jí)設(shè)計(jì)、
綜合優(yōu)化、
自動(dòng)布局布線、
版圖設(shè)計(jì)等幾個(gè)環(huán)節(jié),
如圖
1-2
所示。
圖
1-2
數(shù)字集成電路設(shè)計(jì)流程
(1)
系統(tǒng)架構(gòu)。
系統(tǒng)架構(gòu)是整個(gè)設(shè)計(jì)過程中最基礎(chǔ)的環(huán)節(jié)。
在這一環(huán)節(jié)中,
需要確定整個(gè)系統(tǒng)的架構(gòu),
需要對(duì)模塊進(jìn)行劃分,
需要規(guī)定各個(gè)模塊的功能,
還需要定義接口,
并對(duì)整個(gè)系統(tǒng)的性能進(jìn)行評(píng)估。
在系統(tǒng)驗(yàn)證階段,
通常對(duì)整個(gè)系統(tǒng)進(jìn)行行為級(jí)的描述,
并對(duì)其進(jìn)行仿真驗(yàn)證,
用以判斷整個(gè)架構(gòu)的合理性,
若涉及算法,
也可驗(yàn)證算法的可行性。
這是至關(guān)重要的一個(gè)環(huán)節(jié),
一個(gè)好的系統(tǒng)架構(gòu)通常會(huì)給整個(gè)設(shè)計(jì)帶來極大的便利。
(2)
RTL
級(jí)設(shè)計(jì)。
RTL
級(jí)設(shè)計(jì)是數(shù)字電路設(shè)計(jì)中的核心環(huán)節(jié)。
在這一階段,
通過使用相應(yīng)的語言將電路描述出來,
并進(jìn)行功能上的驗(yàn)證,
同時(shí),
在設(shè)計(jì)過程之中,
需要保證相應(yīng)的描述能夠被綜合工具綜合成預(yù)想的電路。
(3)
綜合優(yōu)化。
綜合優(yōu)化的目的是將相應(yīng)的
RTL
描述轉(zhuǎn)換成硬件電路。
這一環(huán)節(jié)需要工藝廠商提供相應(yīng)的工藝信息,
綜合工具會(huì)根據(jù)工藝信息選取相應(yīng)的基準(zhǔn)單元,
并搭建出電路。
在綜合過程中,
設(shè)計(jì)人員需要對(duì)綜合環(huán)境進(jìn)行相應(yīng)的約束,
綜合工具會(huì)根據(jù)該約束進(jìn)行綜合,
生成能夠?qū)崿F(xiàn)
HDL
所描述功能的電路。
綜合的結(jié)果是一個(gè)門級(jí)描述的網(wǎng)表,
該網(wǎng)表應(yīng)該跟
RTL
描述的功能保持一致。
(4)
自動(dòng)布局布線。
相比于模擬電路,
數(shù)字電路layOut
的生成比較智能。
一般芯片制造方會(huì)提供一個(gè)基準(zhǔn)單元庫,
基準(zhǔn)單元庫里包含了各個(gè)單元的邏輯功能信息、
延時(shí)信息以及版圖信息。
很多EAD軟件可以根據(jù)相應(yīng)約束、
門級(jí)網(wǎng)表以及相應(yīng)的工藝信息進(jìn)行自動(dòng)布局布線,
尤其是對(duì)于大規(guī)模的數(shù)字系統(tǒng)的設(shè)計(jì),
相應(yīng)的EAD軟件給設(shè)計(jì)人員帶來了極大的方便。
(5)
版圖設(shè)計(jì)。
布局布線完成后,
能夠生成一個(gè)描述了電路布局布線后版圖信息的文件,
結(jié)合工藝廠商提供的基準(zhǔn)單元,
即可生成具體的版圖。
然后進(jìn)行
DRC、
LVS,
通過驗(yàn)證后即可認(rèn)為設(shè)計(jì)完成,
可以交付工廠以加工制造芯片。
一般來說,
數(shù)字電路的設(shè)計(jì)會(huì)劃分為前端設(shè)計(jì)和后端設(shè)計(jì),
綜合優(yōu)化完成前的設(shè)計(jì)統(tǒng)稱前端設(shè)計(jì),
綜合優(yōu)化完成后的設(shè)計(jì)被稱做后端設(shè)計(jì)。
在整個(gè)數(shù)字電路的設(shè)計(jì)中,
前、
后端設(shè)計(jì)一般分別由不同的部門來完成。第二章集成電路的基本制造工藝2.1集成電路的基本制造工藝概述2.2
雙極工藝2.3CMOS工藝2.4
BiCMOS工藝2.5
BCD工藝的發(fā)展趨勢
1.
ASIC
主要工藝及選擇依據(jù)
目前適用于
ASIC
的工藝主要有下述五種:
(1)
CMOS
工藝。
(2)
TTL
/
ECL
工藝。
(3)BiCMOS
工藝。
(4)
GaAs
工藝。
(5)BCD
工藝。
根據(jù)用戶和設(shè)計(jì)的需要,
一般從以下五個(gè)方面選擇合適的工藝:
(1)
集成度和功耗。
(2)
速度(門傳播延遲)。
(3)
驅(qū)動(dòng)能力。
(4)
成本造價(jià)。
(5)
有無
IP庫和設(shè)計(jì)繼承性。
2.
深亞微米工藝的特點(diǎn)
通常將
0.35μm
以下的工藝稱為深亞微米(DSM)工藝。
目前,
國際上
0.18μm
工藝已
很成熟,
0.13μm
工藝也趨成熟。
深亞微米工藝有如下特點(diǎn):
(1)
面積(Size)縮小。
(2)
速度((3)
功耗(Power
ConsumPtion)降低。SPeed)提高。
3.
制造影響設(shè)計(jì)
芯片的制造技術(shù)引導(dǎo)并制約著芯片的設(shè)計(jì)技術(shù),
其影響有以下幾個(gè)方面:
(1)
擴(kuò)展了設(shè)計(jì)技術(shù)空間;
(2)
提高了對(duì)設(shè)計(jì)技術(shù)的要求;
(3)
促成了新的設(shè)計(jì)技術(shù)文化。
2.1
集成電路的基本制造工藝概述
CMOS
集成電路制作在一片圓形的硅薄片(Wafer)上。
每個(gè)硅片含有多個(gè)獨(dú)立芯片或稱為管芯。
量產(chǎn)時(shí),
一個(gè)硅片上的管芯通常相同。
硅片上除管芯外,
一般還有測試圖形和工藝檢測圖形,
用來監(jiān)測工藝參數(shù),
如圖
2-1
所示。
圖
2-1
硅片上的管芯
簡化的
IC
制造過程如圖
2-2-所示。
圖
2-1
硅片上的管芯
簡化的
IC
制造工藝步驟如圖
2-3
所示。圖
2-3
IC
制造工藝的步驟
IC
制造工藝主要有:
(1)
氧化。
在單晶體上或外延層上生長一層二氧化硅的過程稱為氧化。
(2)
光刻。
光刻就是利用感光膠感光后的抗腐蝕特性,
在硅片表面的掩膜層上刻制出所要求的圖形。
(3)
擴(kuò)散。
擴(kuò)散就是在高溫下將
N型或
P型雜質(zhì)從硅表面擴(kuò)散到體內(nèi)的過程。
(4)
淀積。
淀積就是在一特定的裝置中,
通過通入不同的反應(yīng)氣體在一定的工藝條件下往硅片表面沉淀一層介質(zhì)或薄膜,
如
Poly。
目前,
對(duì)設(shè)計(jì)
ASIC
來說,
可供選擇的制造工藝有:
通用的
CMOS
工藝、
適宜高速大電流的
ECL
/
TTL,
即雙極(BiPolar)工藝、
將兩者相結(jié)合的BiCMOS
工藝和極高速的
GaAs
工藝等。
這些制造工藝在一段時(shí)期將同時(shí)并存。
然而對(duì)
ASIC
設(shè)計(jì)而言,
主流工藝還是
CMOS工藝。
當(dāng)然目前還有一種正在發(fā)展中的BCD(BiPolar+CMOS+DMOS(高壓))工藝。
2.2
雙
極
工
藝
簡化的標(biāo)準(zhǔn)雙極工藝如圖
2-4
所示。(a)
隱埋層擴(kuò)散。(b)
外延層生成。(c)
隔離擴(kuò)散。(d)
硼擴(kuò)散(基區(qū)擴(kuò)散)。(e)
磷擴(kuò)散(發(fā)射區(qū)擴(kuò)散)。
(f)
刻蝕:
將所有需引線地方的氧化層全部刻掉,
露出硅表面而形成引線歐姆洞。
(g)
鋁線的形成過程:
首先在整個(gè)硅片表面蒸一層鋁,
接著把不需要的地方的鋁再反刻掉,
這就形成了芯片內(nèi)部的內(nèi)連線。
最后還需要經(jīng)過鈍化,
即生長保護(hù)膜的過程。
圖
2-4
標(biāo)準(zhǔn)雙極型
IC
工藝流程
圖
2-4
標(biāo)準(zhǔn)雙極型
IC
工藝流程
圖
2-4
標(biāo)準(zhǔn)雙極型
IC
工藝流程
由典型的
PN結(jié)隔離的摻金
TTL
電路工藝制作的集成電路中的晶體管剖面圖如圖2-5所示,
它基本上由表面圖形(光刻掩膜)和雜質(zhì)濃度分布決定。圖
2-4
標(biāo)準(zhǔn)雙極型
IC
工藝流程
下面結(jié)合主要工藝流程來介紹雙極型集成電路中元器件的形成過程及其結(jié)構(gòu)。
1.
襯底選擇
對(duì)于典型的
PN結(jié)隔離雙極集成電路來說,
襯底一般選用
P型硅。
為了提高隔離結(jié)的擊穿電壓而又不使外延層在后續(xù)工藝中下推太多,
襯底電阻率選
ρ≈10Ω·cm。
2.
第一次光刻——N+
隱埋層擴(kuò)散孔光刻第一次光刻(即光
1)的掩膜板圖形及隱埋層擴(kuò)散后的芯片剖面圖如圖
2-6
所示。
由于集成電路中的晶體管是三結(jié)四層結(jié)構(gòu),
集成電路中各元件的端點(diǎn)都從上表面引出,
并在上表面實(shí)現(xiàn)互連,
為了減小晶體管集電極的串聯(lián)電阻,
減小寄生
PNP管的影晌,
在制作元器件的外延層和襯底之間需要作
N+隱埋層。
圖
2-6
第一次光刻的掩膜板圖形及隱埋層擴(kuò)散后的芯片剖面圖
3.
外延層淀積
外延層淀積后的芯片剖面圖如圖
2-7
所示。
外延層淀積時(shí)應(yīng)考慮的設(shè)計(jì)參數(shù)主要是外延層電阻率
ρePi和外延層厚度
TePi。
為了使結(jié)電容
Cjb
、
Cjc小,
擊穿電壓
V(BR)CBO高,
以及在以后的熱處理過程中外延層下推的距離小,
ρePi應(yīng)選得高一些;
為了使集電極串聯(lián)電阻
rcs小和飽和壓降
VCES小,
又希望ρePi低一些。
這兩者是矛盾的,
需加以折中。
圖
2-7
外延層淀積后的芯片剖面圖
4.
第二次光刻——P+
隔離擴(kuò)散孔光刻隔離擴(kuò)散的目的是在硅襯底上形成許多孤立的外延層島,
以實(shí)現(xiàn)各元件間的電絕緣。實(shí)現(xiàn)隔離的方法很多,
有反偏
PN結(jié)隔離、
介質(zhì)隔離、
PN結(jié)—介質(zhì)混合隔離等。
各種隔離方法各有優(yōu)缺點(diǎn)。
由于反偏
PN結(jié)隔離的工藝簡單,
與元件制作工藝基本相容,
成為目前最常用的隔離方法,
但此方法的隔離擴(kuò)散溫度高(T
=
1175℃
),
時(shí)間長(t
=
2.5
~
3
h),
結(jié)深可達(dá)
5
~
7μm,
所以外推較大。
此工藝稱為標(biāo)準(zhǔn)隱埋集電極(
StandardBuried
Collecuor,SBC)隔離工藝。
在集成電路中,
P型襯底接最負(fù)電位,
以使隔離結(jié)處于反偏,
達(dá)到各島間電絕緣的目的。
隔離擴(kuò)散孔的掩膜板圖形及隔離擴(kuò)散后的芯片剖面如圖
2-8
所示。
圖
2-8
隔離擴(kuò)散
5.
第三次光刻——P型基區(qū)擴(kuò)散孔光刻
此次光刻決定
NPN管的基區(qū)以及基區(qū)擴(kuò)散電阻的圖形。
基區(qū)擴(kuò)散孔的掩膜板圖形及基區(qū)擴(kuò)散后的芯片剖面如圖
2-9
所示。
圖
2-9
基區(qū)擴(kuò)散
6.
第四次光刻——N+
發(fā)射區(qū)擴(kuò)散孔光刻此次光刻還包括集電極和
N型電阻的接觸孔,
以及外延層的反偏孔。
由于
Al
和
N型硅的接觸,
只有當(dāng)
N型硅的雜質(zhì)濃度
NP大于等于
1019cm-3時(shí),
才能形成歐姆接觸,
所以必須進(jìn)行集電極接觸孔
N+擴(kuò)散。
此次光刻的掩膜板圖形和
N+發(fā)射區(qū)擴(kuò)散后的芯片剖面如圖
2-10
所示。
圖
2-10
N+發(fā)射區(qū)和引線接觸區(qū)擴(kuò)散
7.
第五次光刻——引線接觸孔光刻
此次光刻的掩膜板圖形如圖
2-11
所示。圖
2-11
引線接觸孔圖形(陰影區(qū))
8.
第六次光刻——金屬化內(nèi)連線光刻
此次光刻的掩膜板圖形及反刻鋁形成金屬化內(nèi)連線后的芯片復(fù)合圖及剖面圖如圖2-12所示。
圖
2-12
金屬化內(nèi)連線
圖
2-13
給出了在雙極型模擬電路中使用的放大管和雙極型數(shù)字電路中使用的開關(guān)管的工藝復(fù)合圖。
由圖可見,
模擬電路中的放大管的版圖面積比數(shù)字集成電路中用的開關(guān)管的面積大,
這是由于模擬電路的電源電壓高,
要求放大管的擊穿電壓
V(BR)CBO高,
所以選用外延層的電阻率
ρePi較高、
厚度
TePi較厚、
結(jié)深χjc較深;
于是耗盡區(qū)寬度增加,
橫向擴(kuò)散嚴(yán)重,
因而使晶體管的版圖面積增大。
圖
2-13
集成電路中雙極型晶體管的復(fù)合工藝圖(圖中各數(shù)字均以μm
為單位)
2.3
CMOS
工藝
MOS
集成電路由于其有源元件導(dǎo)電溝道的不同,
又可分為
PMOS
集成電路、
NMOS
集成電路和
CMOS
集成電路。
各種
MOS
集成電路的制造工藝不盡相同。
MOS
集成電路制造工藝根據(jù)柵極的不同可分為鋁柵工藝(柵極為鋁)和硅柵工藝(柵極為摻雜多晶硅)。由于
CMOS
集成電路具有靜態(tài)功耗低、
電源電壓范圍寬、
輸出電壓幅度寬(無閾值損失),
且具有高速度、
高密度的潛力,
又可與
TTL
電路兼容,
所以使用比較廣泛。
下面介紹幾種常用的
CMOS
集成電路的工藝及其元器件的形成過程。
1.
P阱硅柵
CMOS
工藝
典型的
P阱硅柵
CMOS
工藝從襯底清洗到中間測試,
總共
50
多道工序,
需要
5
次離子注入,
連同刻鈍化窗口,
共
10
次光刻。
下面結(jié)合主要工藝流程(5
次離子注入、
10
次光刻)來介紹
P阱硅柵
CMOS
集成電路中元件的形成過程。
(1)
光I——阱區(qū)光刻,
刻出阱區(qū)注入孔(圖
2-14(a))。
(2)
阱區(qū)注入及推進(jìn),
形成阱區(qū)(圖
2-14(b))。
(3)
去除
SiO2
,
長薄氧,
長
Si3N4(
圖
2-14(c))。
(4)
光Ⅱ——有源區(qū)光刻,
刻出
P管、
N管的源區(qū)、
漏區(qū)和柵區(qū)(圖
2-14(d))。
(5)
光Ⅲ——N管場區(qū)光刻,
刻出
N管場區(qū)注入孔。
N管場區(qū)注入,
以提高場開啟,減少閂鎖效應(yīng)及改善阱的接觸(圖
2-14(e))。
(6)
生長場氧,
漂去
SiO2-及
Si3N4(圖
2-14(f)),
然后生長柵氧。
(7)
光IV——P管區(qū)光刻(用光I的負(fù)版)。
P管區(qū)注入,
調(diào)節(jié)
PMOS
管的開啟電壓(圖2-14(g)),
然后長多晶。
(8)
光V——多晶硅光刻,
形成多晶硅柵及多晶硅電阻(圖
2-14(h))。
(9)
光VI——P+區(qū)光刻,
刻去
P管區(qū)上的膠。
P+區(qū)注入,
形成
PMOS
管的源區(qū)、
漏區(qū)及
P+保護(hù)環(huán)(圖
2-14(i))。
(10)
光Ⅶ——N+
區(qū)光刻,
刻去
N+
區(qū)上的膠(可用光VI的負(fù)版)。
N+
區(qū)注入,
形成NMOS
管的源區(qū)、
漏區(qū)及
N+保護(hù)環(huán)(圖
2-14(j))。
(11)
長
PSG
(圖
2-14(k))。
(12)
光Ⅷ——引線孔光刻。
可在生長磷硅玻璃后先開一次孔,
然后在磷硅玻璃回流及結(jié)注入推進(jìn)后再開第二次孔(圖
2-14(l))。
(13)
光IX——鋁引線光刻。
(14)
光X——壓焊塊光刻(圖
2-14(m))。
圖
2-14
是
P阱硅柵
CMOS
反相器的工藝流程及芯片剖面示意圖。
圖
2-14
P阱硅柵
CMOS
反相器工藝流程及芯片剖面示意圖
圖
2-14
P阱硅柵
CMOS
反相器工藝流程及芯片剖面示意圖
2.
N阱硅柵
CMOS
工藝
N阱
CMOS
工藝的優(yōu)點(diǎn)之一是可以利用傳統(tǒng)的
NMOS
工藝,
只要對(duì)現(xiàn)有的
NMOS
工藝作一些改進(jìn),
就可以形成
N阱工藝。
圖
2-15
是典型的
N阱硅柵
CMOS
反相器的工藝流程及芯片剖面的示意圖。
由圖可見其工藝制造步驟類似于
P阱
CMOS
工藝(除了采用
N阱外)。
第一步是確定
N阱區(qū),
第二步是低劑量的磷注入,
然后在高溫下擴(kuò)散推進(jìn),
形成
N阱。
接下來的步驟是確定器件的位置和其他擴(kuò)散區(qū)→生長場氧化層→生長柵氧化層→長多晶硅→刻多晶硅柵→淀積
CVD
氧化層→光刻引線接觸孔→進(jìn)行金屬化。
圖
2-15
N阱硅柵
CMOS
反相器工藝流程、
芯片剖面及器件形成過程示意圖
圖
2-15
N阱硅柵
CMOS
反相器工藝流程、
芯片剖面及器件形成過程示意圖
3.
雙阱硅柵
CMOS
工藝
雙阱
CMOS
工藝為
P溝道
MOS
管和
N溝道
MOS
管提供了可各自獨(dú)立優(yōu)化的阱區(qū),
因此,
與傳統(tǒng)的
P阱工藝相比,
可以做出性能更好的
N溝道
MOS
管(較低的電容,
較小的襯底偏置效應(yīng))。
同樣,
P溝道
MOS
管的性能也比
N阱工藝的好。
通常,
雙阱
CMOS
工藝采用的廉價(jià)材料是在
N+或
P+襯底上外延一層輕摻雜的外延層,以防止閂鎖效應(yīng)。
其工藝流程除了阱的形成(此時(shí)要分別形成
P阱和
N阱)這一步外,
其余都與P阱工藝類似。
主要步驟如下:
(1)
光I——確定阱區(qū)。
(2)
N阱注入和選擇氧化。
(3)
P阱注入。
(4)
推進(jìn),
形成
N阱、
P阱。
(5)
場區(qū)氧化。
(6)
光Ⅱ——確定需要生長柵氧化層的區(qū)域。
(7)
生長柵氧化層。
(8)
光Ⅲ——確定注B+(調(diào)整
P溝道器件的開啟電壓)區(qū)域,
注B+。
(9)
淀積多晶硅,
多晶硅摻雜。
(10)
光IV——形成多晶硅圖形。
(11)
光V——確定
P+區(qū)域,
注B形成
P+區(qū)。
(12)
光VI——確定
N+區(qū),
注磷形成
N+區(qū)。
(13)
LPCVD——生長二氧化硅層。
(14)
光Ⅶ——刻蝕接觸孔。
(15)
淀積鋁。
(16)
光Ⅷ——反刻鋁形成鋁連線。
圖
2-16
為雙阱硅柵
CMOS
反相器的版圖和芯片剖面示意圖。
圖
2-16
雙阱硅柵
CMOS
反相器的版圖和芯片剖面示意圖
CMOS
制造工藝進(jìn)展的標(biāo)志是以能夠加工的半導(dǎo)體層最細(xì)線條寬度作為特征尺寸。
按照特征尺寸的不同,CMOS
工藝可分為以下幾種:
?微米級(jí)(M)——1.0μm
以上,
系統(tǒng)時(shí)鐘頻率在
40
MHz
以下,
集成度規(guī)模在
20
萬門以下;
?亞微米級(jí)(SM)——0.6μm
左右,
系統(tǒng)時(shí)鐘頻率在
100
MHz
以下,
集成度規(guī)模在
50萬門以下;
?深亞微米級(jí)(DSM)——0.35μm
以下,
系統(tǒng)時(shí)鐘頻率在
100
MHz
以上,
集成度規(guī)模在
100
萬門以上;
?超深亞微米級(jí)(VDSM)——0.18μm
以下,
系統(tǒng)時(shí)鐘頻率在
200
MHz
以下,
集成度規(guī)模在
500
萬門以上。
在設(shè)計(jì)
ASIC
時(shí),
設(shè)計(jì)師可以根據(jù)
ASIC
的應(yīng)用要求,
選擇合適的工藝。
2.4BiCMOS
工藝
2.4.1
以
CMOS
工藝為基礎(chǔ)的BiCMOS
工藝1.
以
P阱
CMOS
為基礎(chǔ)的BiCMOS
工藝此工藝出現(xiàn)較早,
其基本結(jié)構(gòu)如圖
2-17
所示。
它以
P阱作為
NPN管的基區(qū),
以
N+襯底作為
NPN管的集電區(qū),
以
N+源、
漏擴(kuò)散(或注入)作為
NPN管的發(fā)射區(qū)擴(kuò)散及集電極的接觸擴(kuò)散。
這種結(jié)構(gòu)的主要優(yōu)點(diǎn)是:
①
工藝簡單;
②
MOS
晶體管的開啟電壓可通過一次離子注入進(jìn)行調(diào)整;
③
NPN管自隔離。
但由圖可見,
此種結(jié)構(gòu)中
NPN管的基區(qū)太寬,
基極和集電極串聯(lián)電阻太大。
另外,
NPN管和
PMOS
管共襯底,
限制了
NPN管的使用。
圖
2-17
以
P阱
CMOS
工藝為基礎(chǔ)的BiCMOS
器件剖面圖
為了克服上述缺點(diǎn),
可對(duì)此結(jié)構(gòu)作如下修改:
(1)
用
NN外延襯底,
以降低
NPN管的集電極串聯(lián)電阻。
(2)
增加一次掩膜進(jìn)行基區(qū)注入、
推進(jìn),
以減小基區(qū)寬度和基極串聯(lián)電阻。
(3)
采用多晶硅發(fā)射極,
以提高速度。
(4)
在
P阱中制作橫向
NPN管,
提高
NPN管的使用范圍。
2.
以
N阱
CMOS
為基礎(chǔ)的BiCMOS
工藝
此工藝中的雙極器件與
PMOS
管一樣,
是在
N阱中形成的。
其結(jié)構(gòu)如圖
2-18
(a)所示。
這種結(jié)構(gòu)的主要缺點(diǎn)是
NPN管的集電極串聯(lián)電阻
rcs太大,
影響了雙極器件的性能,
特別是驅(qū)動(dòng)能力。
若以
PSi
為襯底,
并在
N阱下設(shè)置
N+埋層,
然后進(jìn)行
P型外延,
如圖
2-18(b)所示,
則可使
NPN管的集電極串聯(lián)電阻
rcs減小到原來的
1
/
6
到
1
/
5。
而且可以使CMOS
器件的抗閂鎖性能大大提高。
圖
2-18
以
N阱
CMOS
為基礎(chǔ)的BiCMOS
結(jié)構(gòu)
2.4.2
以雙極工藝為基礎(chǔ)的BiCMOS
工藝
1.
以雙極工藝為基礎(chǔ)的
P阱BiCMOS
工藝
在以
CMOS
工藝為基礎(chǔ)的BiCMOS
工藝中,
影響B(tài)iCMOS
電路性能的主要是雙極型器件。
顯然,
若以雙極工藝為基礎(chǔ),
對(duì)提高雙極型器件的性能是有利的。
圖
2-19
是以典型的PN結(jié)隔離雙極型工藝為基礎(chǔ)的
P阱BiCMOS
器件結(jié)構(gòu)的剖面示意圖,
它采用
P型襯底、N+埋層、
N型外延層,
在外延層上形成
P阱結(jié)構(gòu)。
圖
2-19
三種以
PN結(jié)隔離雙極型工藝為基礎(chǔ)的
P阱BiCMOS
器件結(jié)構(gòu)剖面圖
圖
2-19
三種以
PN結(jié)隔離雙極型工藝為基礎(chǔ)的
P阱BiCMOS
器件結(jié)構(gòu)剖面圖
2.
以雙極工藝為基礎(chǔ)的雙阱BiCMOS
工藝
以雙極工藝為基礎(chǔ)的
P阱BiCMOS
工藝雖然得到了較好的雙極器件性能,
但是
CMOS器件的性能不夠理想。
為了進(jìn)一步提高BiCMOS
電路的性能,
滿足雙極和
CMOS
兩種器件的不同要求,
可采用圖
2-20
所示的以雙極工藝為基礎(chǔ)的雙隱埋層、
雙阱結(jié)構(gòu)的BiCMOS工藝。
這種結(jié)構(gòu)的特點(diǎn)是采用
N+及
P+雙隱埋層雙阱結(jié)構(gòu),
采用薄外延層來實(shí)現(xiàn)雙極器件的高截止頻率和窄隔離寬度。
此外,
利用
CMOS
工藝的第二層多晶硅做雙極器件的多晶硅發(fā)射極,
不必增加工藝就能形成淺結(jié)和小尺寸發(fā)射極。
圖
2-20
以雙極工藝為基礎(chǔ)的雙隱埋層雙阱BiCMOS
工藝的器件結(jié)構(gòu)剖面圖
2.5BCD
工藝的發(fā)展趨勢
1.高壓BCD高壓BCD
主要的電壓范圍是
500
~
700
V,
目前用來制造
LDMOS
的唯一方法為RESURF技術(shù),
原意為降低表面電場(reduced
surfacefield),
是
1979
年由
J.A.APPles
等人提出的。
它利用輕摻雜的外延層制作器件,
使表面電場分布更加平坦,
從而改善表面擊穿的特性,
使擊穿發(fā)生在體內(nèi)而非表面,
從而提高器件的擊穿電壓。
高壓BCD
主要的應(yīng)用領(lǐng)域是電子照明(electronic
lamPballasts)和工業(yè)應(yīng)用的功率控制。
2.高功率BCD
高功率BCD
主要的電壓范圍是
40~90
V,
主要的應(yīng)用為汽車電子領(lǐng)域。
它的需求特點(diǎn)是大電流驅(qū)動(dòng)能力、
中等電壓,
而控制電路往往比較簡單。
因此其主要發(fā)展趨勢側(cè)重于提高產(chǎn)品的魯棒性(robustness),
以保證在惡劣的環(huán)境下應(yīng)用時(shí)能夠具備良好的性能和可靠性。
另一個(gè)應(yīng)用方面是如何使用BCD
工藝降低成本。
3.高密度BCD
高密度BCD
主要的電壓范圍是
5~50
V,
一些汽車電子應(yīng)用會(huì)到
70
V。
在此應(yīng)用領(lǐng)域,BCD
技術(shù)將集成越來越復(fù)雜的功能,
如有的產(chǎn)品甚至集成了非揮發(fā)性存儲(chǔ)器。
許多電路集成密度如此之高,
以至于需要采取數(shù)字設(shè)計(jì)的方法(如集成微控制器)來實(shí)現(xiàn)最佳驅(qū)動(dòng)以提高性能。
這代表了持續(xù)增長的市場需求,
即將信號(hào)處理器和功率激勵(lì)部分同時(shí)集成在同一塊芯片上。
它不僅縮小了系統(tǒng)的體積和重量,
而且?guī)砹烁呖煽啃裕?/p>
減少了各種電磁接口。由于有著非常廣闊的市場應(yīng)用前景,
因而高密度BCD
代表了BCD
工藝的主流方向,
也是最大的應(yīng)用領(lǐng)域。
最新的BCD
工藝趨向于采用先進(jìn)的
CMOS
工藝平臺(tái),
根據(jù)不同的應(yīng)用場合呈現(xiàn)模塊化和多樣性的特點(diǎn)。
高密度BCD
工藝發(fā)展的一個(gè)顯著趨勢是模塊化的工藝開發(fā)策略被普遍采用。
所謂模塊化,
是指將一些可選用的器件做成標(biāo)準(zhǔn)模塊,
根據(jù)應(yīng)用需要選用或省略該模塊。
模塊化代表了BCD
工藝發(fā)展的一個(gè)顯著特征,
采用模塊化的開發(fā)方法,
可以開發(fā)出多種不同類型的
IC,
在性能、
功能和成本上達(dá)到最佳折中,
從而方便地實(shí)現(xiàn)產(chǎn)品的多樣化,
滿足快速持續(xù)增長的市場需求。
自
0.6
μm
線寬以下BCD
工藝普遍采用雙柵氧(薄柵氧實(shí)現(xiàn)低壓
CMOS,
后柵氧用于制造高壓
DMOS)以來,
一種新型的大斜角注入工藝正在被采用,
用以減少熱過程。第三章數(shù)字集成電路后端設(shè)計(jì)3.1邏輯綜合3.2版圖設(shè)計(jì)3.3
形式驗(yàn)證的基本原理3.4靜態(tài)時(shí)序分析基本原理3.5DRC原理驗(yàn)證3.6LVS原理
圖
3-1
數(shù)字
IC
后端設(shè)計(jì)流程
3.1
邏
輯
綜
合
3.1.1
邏輯綜合概述邏輯綜合根據(jù)一個(gè)系統(tǒng)邏輯功能與性能的要求,
在一個(gè)包含眾多功能、
結(jié)構(gòu)和性能均為已知邏輯元件的單元庫的支持下,
尋找出一個(gè)邏輯網(wǎng)絡(luò)結(jié)構(gòu)的最佳實(shí)現(xiàn)方案,
即實(shí)現(xiàn)在滿足設(shè)計(jì)電路速度、
功能和面積等限制條件下,
將
RTL
描述轉(zhuǎn)化為指定的技術(shù)庫中單元門級(jí)電路連接的方法。圖
3-2
為
Synopsys
公司提供的標(biāo)準(zhǔn)的綜合流程。
圖
3-2
邏輯綜合流程
邏輯綜合的輸入/
輸出文件如圖
3-3
所示。
在工藝庫的支持下,
根據(jù)設(shè)計(jì)要求制定不同的約束腳本,
通過邏輯綜合工具把
RTL
代碼轉(zhuǎn)換成具有電路特性的網(wǎng)表,
把約束腳本轉(zhuǎn)換成時(shí)序約束文件。
邏輯綜合包括翻譯(Translation)、
優(yōu)化(Opitimization)、
映射(Mapping)三個(gè)過程。
在翻譯的過程中,
軟件自動(dòng)將
RTL
源代碼轉(zhuǎn)化成每條語句所對(duì)應(yīng)的電路功能模塊以及模塊之間的拓?fù)浣Y(jié)構(gòu)。
優(yōu)化是基于一定面積和時(shí)序的約束條件,
綜合工具按照一定的算法對(duì)翻譯出來的電路拓?fù)浣Y(jié)構(gòu)作邏輯優(yōu)化與重組。
在映射過程中,
根據(jù)時(shí)序和面積約束條件,
綜合工具從目標(biāo)工藝庫中找出符合條件的單元模塊來構(gòu)成電路。
圖
3-3
邏輯綜合輸入輸出文件
3.1.2
綜合庫的說明
1.
庫的配置
通過上述說明可知,
邏輯綜合需要通用庫和工藝庫的支持,
DC
用到的工藝庫是
.db
或者
.lib
格式的,
其中
.lib
格式的文件是可讀的,
通過此文件可以了解庫的詳細(xì)信息,
比如說工作電壓、
操作溫度和工藝偏差等。
.db
格式的庫是二進(jìn)制的,
不可讀。
.db
格式的庫由
.lib格式的庫通過命令
read_lib
生成。
2.
目標(biāo)工藝庫
目標(biāo)工藝庫是由
foundry
提供的,
包含了物理參數(shù)的單元模型。
目標(biāo)工藝庫是將
RTL源代碼描述轉(zhuǎn)化到門級(jí)時(shí)所需的標(biāo)準(zhǔn)單元綜合庫。
目標(biāo)工藝庫設(shè)定的命令是:
set
target_li?brary。
3.
鏈接庫
當(dāng)上一層的設(shè)計(jì)調(diào)用底層已綜合模塊時(shí),
鏈接庫可以將它們連接起來。
如果需要將已有的設(shè)計(jì)從一個(gè)工藝
A
轉(zhuǎn)到另外一個(gè)工藝
B
時(shí),
可以將當(dāng)前單元綜合庫
A
設(shè)為鏈接庫,
而將單元綜合庫
B
設(shè)為目標(biāo)庫,
重新映射即可。
鏈接庫設(shè)定的命令是:
set
link_library。
4.
符號(hào)庫
顯示電路時(shí),
用于標(biāo)識(shí)器件單元的符號(hào)庫。
符號(hào)庫設(shè)定的命令是:
set
symbol_library。
5.
搜尋路徑
給出了
DC
環(huán)境下讀入的文件的搜尋路徑。
搜尋路徑設(shè)定命令是:
set
search_path。
操作環(huán)境:
芯片供應(yīng)商提供的庫通常有
max、
type
和
min
三種類型,
代表操作環(huán)境為最壞(worst)、
典型(type)、
最好(best)三種情況。
芯片的操作環(huán)境包括操作溫度、
供電電壓、制造工藝偏差等。
當(dāng)電壓、
溫度和工藝偏差有波動(dòng)的時(shí)候,
乘以
K因子來模擬這種影響計(jì)算延時(shí)。
tree_type
定義了環(huán)境的互連模型,
通過定義這個(gè)值選取適當(dāng)?shù)墓絹碛?jì)算。
3.1.3
約束的設(shè)定
1.
導(dǎo)線負(fù)載模型
foundry
廠商提供的工藝庫里有導(dǎo)線負(fù)載模型,
在實(shí)際電路中,
導(dǎo)線具有一定大小的電阻和電容,
會(huì)產(chǎn)生延時(shí)。
DC
綜合工具中的連線負(fù)載模式規(guī)定了跨越多個(gè)模塊層次的連線負(fù)載的計(jì)算方式,
該方式支持
segmented、
enclosed
和
top
三種連線負(fù)載模式。
圖
3-4
很好地說明了這三種連線負(fù)載模式的不同。
圖
3-4
連線負(fù)載模式
segmented:
模塊的連線負(fù)載設(shè)為
segmented
模式意味著一根連線上不同段的連線負(fù)載不同,
即某一段的連線負(fù)載與恰好包含該段的最底層模塊的連線負(fù)載大小一致。
enclosed:
模塊的連線負(fù)載設(shè)為
enclosed
模式,
意味著該模塊及其子模塊中所有連線的連線負(fù)載大小的取值與恰好能完全包含該連線的最底層模塊的連線負(fù)載大小一致。
top:
模塊的連線負(fù)載設(shè)為
top
模式,
意味著該模塊及其子模塊中所有連線的連線負(fù)載大小均取該模塊的值。
2.
設(shè)置輸出負(fù)載
DC
綜合工具使用
set_load
命令為輸出端設(shè)置負(fù)載大小。
設(shè)置輸出負(fù)載是為了更精確地計(jì)算電路的延時(shí),
使綜合出來的電路更加接近實(shí)際情況。
用戶可以利用
set_driving_cell命令來指定一個(gè)驅(qū)動(dòng)設(shè)計(jì)輸入端的外部單元。
除了用
set_driving_cell
命令設(shè)置輸入端的驅(qū)動(dòng)能力外,
還可以通過
set_drive
命令直接設(shè)置輸入端的驅(qū)動(dòng)能力,
這個(gè)命令常用于設(shè)置復(fù)位端和時(shí)鐘的驅(qū)動(dòng)能力,
由于設(shè)計(jì)中的復(fù)位端和時(shí)鐘都是由驅(qū)動(dòng)能力很大的單元或樹形緩沖來驅(qū)動(dòng)的,
所以我們常用
set_drive
命令將這兩個(gè)端口的阻抗設(shè)為
0。
3.
時(shí)鐘設(shè)定
在
DC
中使用
create_clock
命令創(chuàng)建系統(tǒng)時(shí)鐘,
由于時(shí)鐘端的負(fù)載很大,
DC
在綜合時(shí)會(huì)使用緩沖器
Buffer
來增加其驅(qū)動(dòng)能力。
但是一般情況下,
設(shè)計(jì)者都使用布局布線工具來完成這項(xiàng)工作,
所以有必要指示
DC
不要對(duì)時(shí)鐘網(wǎng)絡(luò)進(jìn)行修改,
可以使用
set_dont_touch_network
命令設(shè)定不對(duì)時(shí)鐘網(wǎng)絡(luò)進(jìn)行修改。
4.
設(shè)置電路工作環(huán)境
可用圖
3-5
來解釋輸入/
輸出延時(shí)的概念。
在圖
3-5
中,
假設(shè)時(shí)鐘周期為
Tc,
輸入端外部邏輯觸發(fā)器的傳輸延時(shí)為
Td1
,
組合邏輯
M1
的延時(shí)為
Tm1
,
需要綜合的邏輯中組合邏輯
N1
的延時(shí)為
Tn1
,
觸發(fā)器的建立時(shí)間為
Ts。
從圖中可以看出,
信號(hào)經(jīng)過一個(gè)輸入端外部的
Tm1+Td1延時(shí)才進(jìn)入需要綜合的模塊,
這時(shí)必須指定信號(hào)的輸入延遲值,
使綜合工具
DC能夠計(jì)算
Tn1最大值來滿足觸發(fā)器的建立時(shí)間
Ts。
同理,
在輸出端外部邏輯中,
觸發(fā)器的建立時(shí)間為
Ts,
組合邏輯
M2
的延時(shí)為
Tm2
,
需要綜合的邏輯中,
組合邏輯
N2
的延時(shí)為
Tn2
,觸發(fā)器的傳輸延時(shí)為
Td2
。
從圖中可以看出,
從需要綜合的模塊輸出的信號(hào)經(jīng)過一個(gè)組合邏輯后接到一個(gè)觸發(fā)器的
D
端,
為了滿足輸出端外部電路的建立時(shí)間要求,
有必要為需要綜合的模塊指定一定的輸出延時(shí)。
根據(jù)我們所指定的輸出延時(shí),
綜合工具就會(huì)計(jì)算出留給內(nèi)部邏輯的最大延時(shí),
從而進(jìn)行綜合并使從此模塊輸出能夠滿足外部邏輯的時(shí)序要求。
設(shè)定輸入/
輸出延遲的命令分別是
set_input_delay
和
set_output_delay。
圖
3-5
電路的工作環(huán)境模型圖
5.
純組合電路時(shí)序約束
對(duì)于純組合電路,
由于電路中不帶有時(shí)鐘,
所以對(duì)它的時(shí)延約束主要是規(guī)定其輸出端到輸入端的時(shí)延特性,
可以用命令
set_max_delay、
set_min_delay
來實(shí)現(xiàn),
set_max_delay
用來規(guī)定某一路徑的最大延遲,
set_min_delay
用來規(guī)定某一路徑的最小延遲。
6.
設(shè)計(jì)的面積約束
綜合工具使用
set_max_area
命令對(duì)設(shè)計(jì)的最大面積進(jìn)行約束,
在設(shè)計(jì)中一般將面積值設(shè)為
0,
使綜合工具盡可能地去減小設(shè)計(jì)的面積。
7.
設(shè)計(jì)規(guī)則的約束
設(shè)計(jì)規(guī)則一般是由芯片制造廠商提供的,
包括輸入/
輸出引腳的
max_transition
屬性、輸出或輸入引腳的
max_capacitance
屬性、
輸出引腳的
max_fanout
屬性等。
廠商提供的庫文件中對(duì)這些屬性都有設(shè)置,
綜合工具
DC
在進(jìn)行綜合時(shí)會(huì)自動(dòng)調(diào)用這些設(shè)置來約束設(shè)計(jì),使綜合后的設(shè)計(jì)滿足設(shè)計(jì)規(guī)則的要求,
有時(shí)為了避免生產(chǎn)工藝的偏差也可以用
set_max_transition、
set_max_fanout
和
set_max_capacitance
命令來對(duì)設(shè)計(jì)進(jìn)行過緊約束。
3.1.4
綜合策略
DC
綜合策略有兩種:
自頂向下和自底向上。
自頂向下綜合策略如圖
3-6(a)所示。
自頂向下的綜合是將整個(gè)設(shè)計(jì)的
RTL
代碼一次性讀入到綜合工具
DC
中,
然后僅對(duì)頂層設(shè)計(jì)進(jìn)行約束,
不對(duì)子模塊進(jìn)行約束,
由綜合工具自動(dòng)完成時(shí)序的劃分。
自頂向下綜合策略的優(yōu)點(diǎn)是可以對(duì)整個(gè)設(shè)計(jì)進(jìn)行整體優(yōu)化,
因此往往會(huì)得到較好的結(jié)果,
且只需要一個(gè)綜合腳本,
便于維護(hù)。
其缺點(diǎn)是需要占用較大的內(nèi)存和耗費(fèi)比較長的綜合時(shí)間,
特別是當(dāng)設(shè)計(jì)規(guī)模增大時(shí)這一問題變得更加突出。
因此自頂向下的綜合策略適合門數(shù)較小的設(shè)計(jì)。
圖3-6(b)所示的綜合策略為自底向上。
自底向上綜合策略是從最底層開始對(duì)各個(gè)子模塊分別進(jìn)行約束并單獨(dú)進(jìn)行綜合,
然后逐步處理各個(gè)層次的設(shè)計(jì)直到最頂層。
自底向上綜合策略的優(yōu)點(diǎn)是可以降低設(shè)計(jì)對(duì)內(nèi)存的需求,
且可對(duì)不同的子模塊設(shè)置不同的約束,
設(shè)計(jì)靈活。
其缺點(diǎn)是需要在各子模塊之間進(jìn)行時(shí)間預(yù)算,
時(shí)間預(yù)算的好壞直接影響到綜合迭代的次數(shù)。
自底向上的綜合策略適合門數(shù)較多的設(shè)計(jì)。
圖
3-6
DC
綜合策略
3.2
版
圖
設(shè)
計(jì)
集成電路的版圖設(shè)計(jì)一般分為兩類:
全定制的版圖設(shè)計(jì)和半定制的版圖設(shè)計(jì)。全定制版圖設(shè)計(jì)方法是利用各種EDA
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