SoC設(shè)計(jì)方法與實(shí)現(xiàn)（第4版）課件第10章-可測性設(shè)計(jì)1_第1頁
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SoC設(shè)計(jì)方法與實(shí)現(xiàn)可測性設(shè)計(jì)(1)第十章SoC設(shè)計(jì)方法與實(shí)現(xiàn)集成電路測試概述芯片測試及可測試設(shè)計(jì)的概念內(nèi)容大綱可測試設(shè)計(jì)技術(shù)芯片測試及可測試設(shè)計(jì)的概念測試（test），指芯片測試每一片芯片在出廠前都要經(jīng)過測試。檢測芯片是否存在制造或封裝過程中產(chǎn)生的缺陷。芯片測試的概念采用測試設(shè)備對每一片芯片進(jìn)行檢查測試設(shè)備測試需要的三個基本元素已知的測試矢量確定的電路結(jié)構(gòu)芯片測試原理已知正確的輸出結(jié)果測試的挑戰(zhàn)減少測費(fèi)用減少測試輸入數(shù)據(jù)（測試矢量）減少測試序列的復(fù)雜度減少測試設(shè)備的費(fèi)用減少測試時間提高測試覆蓋率測試矢量能覆蓋芯片上的每一個元件（每一個晶體管，每一條連線）發(fā)現(xiàn)錯誤的類型及區(qū)域改進(jìn)設(shè)計(jì)規(guī)則或制造工藝來提高良率示例測試一個14輸入的16位ALU采用窮舉測試矢量的方法–耗時功能測試矢量方法–低覆蓋率需要214=16384個測試矢量以10MHz的速度運(yùn)行完所有的測試矢量需要1個小時需要448個測試矢量但是目前沒有算法去計(jì)算這些功能測試矢量是否覆蓋了芯片的所有電路功能可測試設(shè)計(jì)可測試設(shè)計(jì)（DFT,DesignforTest）在電路中添加為了測試而設(shè)計(jì)的測試結(jié)構(gòu)。DFT已成為SoC設(shè)計(jì)的關(guān)鍵步驟之一EDA工具支持DFT電路設(shè)計(jì)及測試矢量的自動生成可測性設(shè)計(jì)的優(yōu)勢和代價DFT技術(shù)：將測試結(jié)構(gòu)添加在電路中優(yōu)勢不足可以利用EDA工具進(jìn)行測試矢量的生成增大了芯片的面積、提高了出錯概率便于故障的診斷和調(diào)試增加設(shè)計(jì)的復(fù)雜程度可以提高芯片的成品率并衡量其品質(zhì)需要額外的引腳，增加了面積減少測試成本影響了芯片的功耗、速度和其他性能DFT技術(shù)主要的DFT技術(shù)有掃描設(shè)計(jì)測試（Sca

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