第2章組合邏輯電路2.1集成門電路2.2組合邏輯電路2.3組合邏輯電路中的競爭和冒險(xiǎn)習(xí)題

本章首先簡單介紹組合邏輯電路中經(jīng)常使用的集成門電路，接著著重介紹組合邏輯電路的分析方法和設(shè)計(jì)方法，最后介紹組合邏輯電路中出現(xiàn)競爭-冒險(xiǎn)現(xiàn)象的原因以及消除辦法。

2.1集成門電路

目前生產(chǎn)和使用的數(shù)字集成電路種類很多，主要有TTL電路、ECL電路、I2L電路、CMOS電路、NMOS電路、PMOS電路、BiCMOS電路等。

上述電路符號的含義如下:

TTL:TransistorTransistorLogic，晶體管-晶體管邏輯。

ECL:EmitterCoupledLogic，發(fā)射極耦合邏輯。

I2L:IntegratedInjectionLogic，集成注入邏輯。

CMOS:ComplementaryMetalOxideSemiconductor，互補(bǔ)型金屬-氧化物半導(dǎo)體。

NMOS:NChannelMetalOxideSemiconductor，

N溝道金屬-氧化物半導(dǎo)體。

PMOS:PChannelMetalOxideSemiconductor，

P溝道金屬-氧化物半導(dǎo)體。

BiCMOS:BipolarCMOS，雙極型-CMOS。

其中，使用最廣泛的是TTL電路和CMOS電路。TTL電路是雙極型電路;CMOS電路是單極型電路。

2.1.1TTL門電路

TTL門電路由雙極型三極管構(gòu)成，它的特點(diǎn)是速度快、抗靜電能力強(qiáng)、集成度低、功耗大，目前廣泛應(yīng)用于中、小規(guī)模集成電路中。

TTL門電路有74(商用)和54(軍用)兩大系列，每個(gè)系列中又有若干子系列。例如，74系列包含如下基本子系列:

74:標(biāo)準(zhǔn)TTL(StandardTTL)。

74H:高速TTL(High-speedTTL)。

74S:肖特基TTL(SchottkyTTL)。

74AS:先進(jìn)肖特基TTL(AdvancedSchottkyTTL)。

74LS:低功耗肖特基TTL(Low-powerSchottkyTTL)。

74ALS:先進(jìn)低功耗肖特基TTL(AdvancedLow-powerSchottkyTTL)。

54系列和74系列具有相同的子系列，兩個(gè)系列的參數(shù)基本相同，主要在電源電壓范圍和工作環(huán)境溫度范圍上有所不同，

54系列適應(yīng)的范圍更大些，如表2-1所示。不同子系列在速度、功耗等參數(shù)上有所不同。TTL門電路采用5V電源供電。

2.1.2CMOS門電路

CMOS門電路由場效應(yīng)管構(gòu)成，它的特點(diǎn)是集成度高、功耗低、速度慢、抗靜電能力差。雖然TTL門電路由于速度快和更多類型選擇而流行多年，但CMOS門電路具有功耗低、集成度高的優(yōu)點(diǎn)，而且其速度已經(jīng)獲得了很大的提高，目前已可與TTL門電路相媲美。因此，

CMOS門電路獲得了廣泛的應(yīng)用，特別是在大規(guī)模集成電路和微處理器中已經(jīng)占據(jù)支配地位。

從供電電源區(qū)分，

CMOS門電路有5VCMOS門電路和3.3VCMOS門電路兩種。3.3VCMOS門電路發(fā)展得較晚，它的功耗比5VCMOS門電路低得多。同TTL門電路一樣，

CMOS門電路也有74和54兩大系列。

74系列5VCMOS門電路的基本子系列如下:

74HC和74HCT:高速CMOS(High-speedCMOS)，

T表示和TTL直接兼容。

74AC和74ACT:先進(jìn)CMOS(AdvancedCMOS)。

74AHC和74AHCT:先進(jìn)高速CMOS(AdvancedHigh-speedCMOS)。

74系列3.3VCMOS門電路的基本子系列如下:

74LVC:低壓CMOS(Low-voltageCMOS)。

74ALVC:先進(jìn)低壓CMOS(AdvancedLow-voltageCMOS)。

2.1.3數(shù)字集成電路的品種類型

每個(gè)系列的數(shù)字集成電路都有很多不同的品種類型，用不同的代碼表示，例如:

00:4路2輸入與非門

02:4路2輸入或非門

08:4路2輸入與門

10:3路3輸入與非門

20:雙路4輸入與非門

27:3路3輸入或非門

32:4路2輸入或門

86:4路2輸入異或門

具有相同品種類型代碼的邏輯電路，不管屬于哪個(gè)系列，它們的邏輯功能都相同，引腳也兼容。例如，

7400，

74LS00，

74ALS00，

74HC00，

74AHC00都是引腳兼容的4路2輸入與非門封裝，引腳排列和邏輯圖如圖2-1所示。圖2-14路2輸入與非門引腳排列和邏輯圖

2.1.4數(shù)字集成電路的性能參數(shù)和使用

1.數(shù)字集成電路的性能參數(shù)

數(shù)字集成電路的性能參數(shù)主要包括:直流電源電壓、輸入/輸出邏輯電平、扇出系數(shù)、傳輸延時(shí)、功耗等。

1)直流電源電壓UCC

一般TTL電路的直流電源電壓為5V，最低4.5V，最高5.5V。CMOS電路的直流電源電壓有5V和3.3V兩種。CMOS電路的一個(gè)優(yōu)點(diǎn)是電源電壓的變化范圍比TTL電路大，如5VCMOS電路當(dāng)其電源電壓在2~6V范圍內(nèi)時(shí)能正常工作，3.3VCMOS電路當(dāng)其電源電壓在2~3.6V范圍內(nèi)時(shí)能正常工作。

2)輸入/輸出邏輯電平

數(shù)字集成電路有如下四個(gè)不同的輸入/輸出邏輯電平參數(shù):

低電平輸入電壓UIL:能被輸入端確認(rèn)為低電平的電壓范圍。

高電平輸入電壓UIH:能被輸入端確認(rèn)為高電平的電壓范圍。

低電平輸出電壓UOL:正常工作時(shí)低電平輸出的電壓范圍。

高電平輸出電壓UOH:正常工作時(shí)高電平輸出的電壓范圍。

圖2-2和圖2-3分別給出了TTL電路和CMOS電路的輸入/輸出邏輯電平。圖2-2標(biāo)準(zhǔn)TTL電路的輸入/輸出邏輯電平圖2-3CMOS電路的輸入/輸出邏輯電平(a)5VCMOS電路;(b)3.3VCMOS電路

當(dāng)輸入電平在UIL(max)和UIH(min)之間時(shí)，邏輯電路可能把它當(dāng)作0，也可能把它當(dāng)作1，而當(dāng)邏輯電路因所接負(fù)載過多等原因不能正常工作時(shí)，高電平輸出可能低于UOH(min)，低電平輸出可能高于UOL(max)。

3)扇出系數(shù)

扇出系數(shù)指在正常工作范圍內(nèi)，一個(gè)門電路的輸出端能夠連接同一系列門電路輸入端的最大數(shù)目。扇出系數(shù)越大，門電路的帶負(fù)載能力就越強(qiáng)。一般來說，

CMOS電路的扇出系數(shù)比較高。計(jì)算公式為

其中，

IOH

為高電平輸出電流;I

IH

為高電平輸入電流;IOL為低電平輸出電流;IIL

為低電平輸入電流。

圖2-474LS系列門電路的扇出系數(shù)和帶負(fù)載能力(a)低電平輸出時(shí);(b)高電平輸出時(shí)

4)傳輸延時(shí)tP

傳輸延時(shí)tP指輸入變化引起輸出變化所需的時(shí)間，它是衡量邏輯電路工作速度的重要指標(biāo)。傳輸延時(shí)越短，工作速度越快，工作頻率越高。tPHL

指輸出由高電平變?yōu)榈碗娖綍r(shí)，輸入脈沖的指定參考點(diǎn)(一般為中點(diǎn))到輸出脈沖的相應(yīng)指定參考點(diǎn)的時(shí)間。tPHL

指輸出由低電平變?yōu)楦唠娖綍r(shí)，輸入脈沖的指定參考點(diǎn)到輸出脈沖的相應(yīng)指定參考點(diǎn)的時(shí)間。標(biāo)準(zhǔn)TTL系列門電路典型的傳輸延時(shí)為11ns;高速TTL系列門電路典型的傳輸延時(shí)為3.3ns。HCT系列CMOS門電路的傳輸延時(shí)為7ns;AC系列CMOS門電路的傳輸延時(shí)為5ns;ALVC系列CMOS門電路的傳輸延時(shí)為3ns。

5)功耗PD

邏輯電路的功耗PD

定義為直流電源電壓和電源平均電流的乘積。一般情況下，門電路輸出為低電平時(shí)的電源電流ICCL

比門電路輸出為高電平時(shí)的電源電流ICCH

大。CMOS電路的功耗較低，而且與工作頻率有關(guān)(頻率越高功耗越大);TTL電路的功耗較高，基本與工作頻率無關(guān)。

2.數(shù)字集成電路的使用

1)類型選擇

設(shè)計(jì)一個(gè)復(fù)雜的數(shù)字系統(tǒng)時(shí)，往往需要用到大量的門電路。應(yīng)根據(jù)各個(gè)部分的性能要求選擇合適的門電路，以使系統(tǒng)達(dá)到經(jīng)濟(jì)、穩(wěn)定、可靠且性能優(yōu)良。在優(yōu)先考慮功耗，對速度要求不高的情況下，可選用CMOS電路;當(dāng)要求很高速度時(shí)，可選用ECL電路。由于TTL電路速度較高、功耗適中、使用普遍，所以在無特殊要求的情況下，可選用TTL電路。表2-2給出了常用的TTL、ECL、CMOS電路的主要性能參數(shù)比較。

2)TTL門電路和CMOS門電路的連接

我們知道，

TTL門電路和CMOS門電路是兩種不同類型的電路，它們的參數(shù)并不完全相同。因此，在一個(gè)數(shù)字系統(tǒng)中，如果同時(shí)使用TTL門電路和CMOS門電路，為了保證系統(tǒng)能夠正常工作，必須考慮兩者之間的連接問題，應(yīng)滿足下列條件:

驅(qū)動門負(fù)載門

UOH(min)

>

UIH(min)

UOL(max)

<

UIL(max)

IOH

>

IIH

IOL

>

IIL

如果不滿足上面條件，必須增加接口電路。常用的方法有增加上拉電阻、采用專用接口電路、驅(qū)動門并接等。例如，若不滿足UOH

(驅(qū)動門)>UIH

(負(fù)載門)，則可在驅(qū)動門的輸

出端接上上拉電阻，如圖2-5所示。圖2-5TTL驅(qū)動門與CMOS負(fù)載門的連接

2.2組合邏輯電路

2.2.1組合邏輯電路的特點(diǎn)邏輯電路可以分為兩大類:組合邏輯電路和時(shí)序邏輯電路。組合邏輯電路是比較簡單的一類邏輯電路，它具有以下特點(diǎn):

(1)從電路結(jié)構(gòu)上看，不存在反饋，不包含記憶元件。

(2)從邏輯功能上看，任一時(shí)刻的輸出僅僅與該時(shí)刻的輸入有關(guān)，與該時(shí)刻之前電路的狀態(tài)無關(guān)。

組合邏輯電路的特點(diǎn)可用圖2-6表示。

輸入/輸出表達(dá)式描述為

y1=F1(x1，

x2

，…，

xm)

y2=F2(x1

，

x2

，…，

xm)

…

yn=Fn(x1

，

x2

，…，

xm)

描述組合邏輯電路的常用方法有:邏輯表達(dá)式、真值表、卡諾圖、邏輯電路圖等。圖2-6組合邏輯電路框圖

2.2.2組合邏輯電路的分析

1.不變輸入情況下組合邏輯電路的分析

分析組合邏輯電路一般是根據(jù)給出的邏輯電路圖，總結(jié)出它的邏輯功能。當(dāng)輸入不變時(shí)，具體的步驟通常如下:

(1)根據(jù)邏輯電路圖，寫出邏輯表達(dá)式。

(2)利用所得到的邏輯表達(dá)式，列出真值表，畫出卡諾圖。

(3)總結(jié)出電路的邏輯功能。

【例2.1】分析圖2-7所示的邏輯電路。

圖2-7例2.1的電路邏輯圖

解從邏輯圖可以寫出如下的邏輯表達(dá)式:

利用上面的邏輯表達(dá)式，列出表2-3所示的真值表并畫出圖2-8所示的卡諾圖。

從真值表可以看出，當(dāng)輸入變量A、B、C中有兩個(gè)

或兩個(gè)以上為1時(shí)，輸出Z為1，否則，輸出Z為0。此電路是一個(gè)多數(shù)表決電路。

圖2-8例2.1的函數(shù)卡諾圖

2.脈沖輸入情況下組合邏輯電路的分析

在脈沖輸入的情況下，組合邏輯電路的工作和輸入不變時(shí)是一樣的，即任一時(shí)刻電路的輸出只與該時(shí)刻電路的輸入有關(guān)，與其他時(shí)刻的輸入無關(guān)。在脈沖輸入的情況下，不同時(shí)刻電路的輸入不同時(shí)，對應(yīng)的輸出也可能不同。對電路進(jìn)行分析時(shí)，首先要將輸入分成不同的時(shí)段(在每個(gè)時(shí)段里，輸入的組合是不變的)，再確定出每個(gè)時(shí)段電路的輸出，用波形圖表示電路輸出和輸入之間對應(yīng)的邏輯關(guān)系。

【例2.2】

畫出圖2-9(a)所示邏輯電路的輸出波形。電路的輸入波形如圖2-9(b)所示。

解

逐個(gè)畫出各個(gè)門電路輸出的波形，最后畫出邏輯電路的輸出波形，如圖2-9(c)所示。圖2-9例2.2的波形圖

【例2.3】畫出圖2-10(a)所示邏輯電路的輸出波形。電路的輸入波形如圖2-10(b)所示。

解

從圖2-10(a)可以寫出電路輸出的邏輯表達(dá)式如下:

從表達(dá)式可以得到，當(dāng)A、B、C同時(shí)為0或D為1時(shí)，輸出Z為1，否則，

Z為0。邏輯電路的輸出波形如圖2-10(c)所示。圖2-10例2.3的波形圖

2.2.3組合邏輯電路的設(shè)計(jì)

設(shè)計(jì)組合邏輯電路，就是根據(jù)給定的邏輯功能要求，求出邏輯函數(shù)表達(dá)式，然后用邏輯器件去實(shí)現(xiàn)此邏輯函數(shù)。實(shí)現(xiàn)組合邏輯電路所用的邏輯器件可分為三大類:基本門電路、MSI組合邏輯模塊和可編程器件。本節(jié)只介紹使用基本門電路設(shè)計(jì)、實(shí)現(xiàn)組合邏輯電路的方法和步驟，用MSI組合邏輯模塊實(shí)現(xiàn)組合邏輯電路的方法在第3章中介紹，用可編程器件實(shí)現(xiàn)組合邏輯電路的方法在第6章和第7章中介紹。

1.用基本門電路設(shè)計(jì)組合邏輯電路的一般步驟

用基本門電路設(shè)計(jì)和實(shí)現(xiàn)組合邏輯電路的一般步驟如下:

(1)分析邏輯功能要求，確定輸入/輸出變量。

(2)列出真值表。

(3)用邏輯代數(shù)公式或卡諾圖求邏輯函數(shù)的最簡表達(dá)式。

(4)用基本門電路實(shí)現(xiàn)所得函數(shù)。

【例2.4】

設(shè)計(jì)一個(gè)有三個(gè)輸入、一個(gè)輸出的組合邏輯電路，輸入為二進(jìn)制數(shù)。當(dāng)輸入二進(jìn)制數(shù)能被3整除時(shí)，輸出為1，否則輸出為0。

解

設(shè)輸入變量為A、B、C，輸出變量為Z。根據(jù)邏輯功能要求，列出的電路真值表如表2-4所示，畫出的卡諾圖如圖2-11所示。由卡諾圖得到的輸出Z的表達(dá)式如下:

根據(jù)上面表達(dá)式可以得到如圖2-12(a)和圖2-12(b)所示的兩種不同實(shí)現(xiàn)。圖2-1例2.4的函數(shù)卡諾圖圖2-12例2.4的邏輯圖

2.用與非門設(shè)計(jì)組合邏輯電路

我們知道，與、或、非是最基本的三種邏輯運(yùn)算，任何一個(gè)邏輯函數(shù)都可以用這三種運(yùn)算的組合來表示。也就是說，任何一個(gè)邏輯函數(shù)都可以用與門、或門、非門這三種門電

路來實(shí)現(xiàn)。利用與非門，通過簡單的連接轉(zhuǎn)換，可以很容易地構(gòu)造出與門、或門和非門，如圖2-13所示。因此，任何一個(gè)邏輯函數(shù)都可以用與非門來實(shí)現(xiàn)?；谶@一原因，與非門獲得了廣泛的應(yīng)用。圖2-13用與非門構(gòu)造與門、或門和非門

用與非門設(shè)計(jì)、實(shí)現(xiàn)組合邏輯電路時(shí)，可以根據(jù)求得的函數(shù)最簡與或表達(dá)式，先畫出用與門、或門和非門實(shí)現(xiàn)的電路，然后再用與非門去替代。而常用的做法是將最簡與或表達(dá)式轉(zhuǎn)換為與非—與非表達(dá)式，直接用與非門去實(shí)現(xiàn)邏輯電路。用與非門設(shè)計(jì)和實(shí)現(xiàn)組合邏輯電路的一般步驟如下:

(1)分析邏輯功能要求，確定輸入/輸出變量。

(2)列出真值表。

(3)用邏輯代數(shù)公式或卡諾圖求出邏輯函數(shù)的最簡與或表達(dá)式。

(4)通過兩次求反，利用摩根定律將最簡與或表達(dá)式轉(zhuǎn)換為與非—與非表達(dá)式。

(5)用與非門實(shí)現(xiàn)所得函數(shù)。

【例2.5】

設(shè)計(jì)一個(gè)組合邏輯電路，輸入是四位二進(jìn)制數(shù)ABCD，當(dāng)輸入大于等于9而小于等于14時(shí)輸出Z為1，否則輸出Z為0。用與非門實(shí)現(xiàn)電路。

解

本電路有四個(gè)輸入變量A、B、C、D和一個(gè)輸出變量Z。根據(jù)邏輯功能的要求，可以列出如表2-5所示的真值表，再畫出如圖2-14所示的卡諾圖。

由卡諾圖可以得到輸出Z的最簡與或表達(dá)式為圖2-14例2.5的卡諾圖

轉(zhuǎn)換為與非—與非表達(dá)式為

根據(jù)上面與非—與非表達(dá)式可以畫出僅用與非門實(shí)現(xiàn)的邏輯圖，如圖2-15所示。

3.用或非門設(shè)計(jì)組合邏輯電路

同與非門一樣，利用或非門，通過簡單的連接轉(zhuǎn)換，也可以很容易地構(gòu)造出與門、或門和非門，如圖2-16所示。因此，任何一個(gè)邏輯函數(shù)也都可以用或非門來實(shí)現(xiàn)。圖2-16用或非門構(gòu)造與門、或門和非門

用或非門設(shè)計(jì)和實(shí)現(xiàn)組合邏輯電路的一般步驟如下:

(1)分析邏輯功能要求，確定輸入/輸出變量。

(2)列出真值表。

(3)用邏輯代數(shù)公式或卡諾圖求出邏輯函數(shù)的最簡或與表達(dá)式。

(4)通過兩次求反，利用摩根定律將最簡或與表達(dá)式轉(zhuǎn)換為或非—或非表達(dá)式。

(5)用或非門實(shí)現(xiàn)所得函數(shù)。

【例2.6】一組合邏輯電路的真值表如表2-6所示，用或非門實(shí)現(xiàn)該電路。

解畫出卡諾圖，如圖2-17所示。依卡諾圖可以寫出函數(shù)Z的最簡或與表達(dá)式:

轉(zhuǎn)換為或非—或非表達(dá)式為

根據(jù)上面或非—或非表達(dá)式可以畫出僅用或非門實(shí)現(xiàn)的邏輯圖，如圖2-18所示。圖2-17例2.6的卡諾圖圖2-18例2.6的邏輯圖

2.3組合邏輯電路中的競爭和冒險(xiǎn)

1.競爭與冒險(xiǎn)前面介紹的組合邏輯電路的分析和設(shè)計(jì)，是基于穩(wěn)定狀態(tài)這一前提的。所謂穩(wěn)定狀態(tài)，是指輸入變量不發(fā)生變化，輸出變量也不會發(fā)生變化的情況。但是，當(dāng)輸入變量發(fā)生變化時(shí)，電路可能會得到錯(cuò)誤的結(jié)果。

現(xiàn)在讓我們分析圖2-19所示的組合邏輯電路。圖2-19示例電路

從圖中可以得到:

當(dāng)B和C保持為1不變時(shí)，由上式得到，即此時(shí)輸出應(yīng)該恒定為1，與輸入A無關(guān)。而實(shí)際情形為:如果A不變，則無論A是0還是1，輸出都為1;如果A發(fā)生變化，則輸出不一定恒為1。

再看一下具體電路:

(1)當(dāng)B=C=1，

A=0時(shí)，與非門G2的輸出為1，

G1的輸出為1，

G3的輸出為0，因此，G4

的輸出為1。

(2)當(dāng)B=C=1，

A=1時(shí)，

G1輸出為0，

G2輸出為0，

G3輸出為1，

G4輸出也為1。

(3)當(dāng)B=C=1，

A由0變?yōu)?時(shí)，將使G1和G2的輸出由1變?yōu)?，

G3輸出則由0變?yōu)?。G1

和G2

輸出的變化比A的變化延遲tp，

G3輸出的變化比A的變化延遲2tp

。因此，G2的輸出先變?yōu)?而G3

的輸出后變?yōu)?。這樣，在G2的輸出變化之前，

G2輸出為1，G3輸出為0;當(dāng)G2的輸出已經(jīng)變化而G3

的輸出還沒有變化時(shí)，

G2

、G3

的輸出同時(shí)為0;在G3

的輸出變化之后，

G2

輸出為0，

G3

輸出為1?？梢姡魏螘r(shí)刻，

G4最少有一個(gè)輸入為0，因此，其輸出Z一直保持為1。

(4)當(dāng)B=C=1，

A由1變?yōu)?時(shí)，將使G1

和G2

的輸出由0變?yōu)?，

G3

輸出則由1變?yōu)?。G1

和G2

輸出的變化比A的變化延遲tp，

G3

輸出的變化比A的變化延遲2t

p

。因此，G2的輸出先變?yōu)?而G3

的輸出后變?yōu)?。這樣，在G2

的輸出變化之前，

G2

輸出為0，G3

輸出為1;當(dāng)G2的輸出已經(jīng)變化而G3

的輸出還沒變化時(shí)，

G2

、G3

的輸出同時(shí)為1;在G3的輸出變化之后，

G2

輸出為1，

G3

輸出為0。由此可見，在G2

的輸出已經(jīng)變化而G3

的輸出還沒變化這段時(shí)間里，由于G2

、G3的輸出同時(shí)為1，使G4

的兩個(gè)輸入同時(shí)為1，此時(shí)會在G4的輸出產(chǎn)生一個(gè)短暫的0脈沖。

在組合邏輯電路中，當(dāng)輸入信號變化時(shí)，由于所經(jīng)路徑不同，產(chǎn)生延時(shí)不同，導(dǎo)致的其后某個(gè)門電路的兩個(gè)輸入端發(fā)生有先有后的變化，稱為競爭。

由于競爭而使電路的輸出端產(chǎn)生尖峰脈沖，從而導(dǎo)致后級電路產(chǎn)生錯(cuò)誤動作的現(xiàn)象稱為冒險(xiǎn)。產(chǎn)生0尖峰脈沖的稱為0型冒險(xiǎn)，產(chǎn)生1尖峰脈沖的稱為1型冒險(xiǎn)。

圖2-20例2.7的邏輯圖圖2-21例2.8的邏輯圖

2)卡諾圖法

如果邏輯函數(shù)對應(yīng)的卡諾圖中存在相切的圈，而相切的兩個(gè)方格又沒有同時(shí)被另一個(gè)圈包含，則當(dāng)變量組合在相切方格之間變化時(shí)，存在競爭-冒險(xiǎn)現(xiàn)象。

【例2.9】

判斷實(shí)現(xiàn)邏輯表達(dá)式

的電路是否存在冒險(xiǎn)。

解

畫出Z的卡諾圖如圖2-22所示。從卡諾圖中可以看出:1號圈中編號1的方格和2號圈中編號5的方格相切而且沒有同時(shí)被另一個(gè)圈包含;另外，

1號圈中編號3的方格和3號圈中編號11的方格相切而且也沒有同時(shí)被另一個(gè)圈包含。因此，當(dāng)變量組合在編號1方格和編號5方格之間變化或在編號3方格和編號11方格之間變化時(shí)，存在冒險(xiǎn)現(xiàn)

象。

兩種情況對應(yīng)的變量組合如下:

在編號1方格和編號5方格中，

A=0、C=0、D=1、B變化。

在編號3方格和編號11方格中，

B=0、C=1、D=1、A變化。

用與非門實(shí)現(xiàn)的電路邏輯圖如圖2-23所示。圖2-22例2.9的卡諾圖圖2-23例2.9的邏輯圖

3.競爭和冒險(xiǎn)現(xiàn)象的消除方法

消除組合邏輯電路中競爭和冒險(xiǎn)現(xiàn)象的常用方法有:濾波法、脈沖選通法和修改設(shè)計(jì)法。

1)濾波法

濾波法是在門電路的輸出端接上一個(gè)濾波電容，將尖峰脈沖的幅度削減至門電路的閾值電壓以下，如圖2-24所示。由于競爭和冒險(xiǎn)產(chǎn)生的尖峰脈沖很窄，所以通常接一個(gè)大約幾百皮法的小電容即可。這種方法很簡單，但會使波形變壞。圖2-24用濾波電容消除競爭和冒險(xiǎn)現(xiàn)象

2)脈沖選通法

脈沖選通法是在電路中加入一個(gè)選通脈沖，在確定電路進(jìn)入穩(wěn)定狀態(tài)后，才讓電路輸出選通，否則封鎖電路輸出，如圖2-25所示。圖2-25用選通脈沖消除競爭和冒險(xiǎn)現(xiàn)象

圖2-26用增加冗余項(xiàng)消除競爭和冒險(xiǎn)現(xiàn)象

(2)卡諾圖法。我們知道，若邏輯函數(shù)對應(yīng)的卡諾圖中存在相切的圈，而相切的兩個(gè)方格又沒有同時(shí)被另一個(gè)圈包含，則當(dāng)變量組合在相切方格之間變化時(shí)，存在競爭和冒險(xiǎn)現(xiàn)象。因而，通過增加由這兩個(gè)相切方格組成的圈，就可以消除競爭和冒險(xiǎn)現(xiàn)象。

【例2.10】修改圖2-23所示的電路，消除競爭和冒險(xiǎn)現(xiàn)象。

解

從卡諾圖2-22可以看出，要消除競爭和冒險(xiǎn)現(xiàn)象，需要增加由編號1方格和編號5方格組成的圈以及由編號3方格和編號11方格組成的圈，如圖2-27所示。這樣，得到的表達(dá)式如下:

修改后的邏輯電路圖如圖2-28所示。圖2-27例2.10的卡諾圖圖2-28修改后的邏輯圖

習(xí)題

2-1寫出圖2-29所示的各邏輯電路輸出的邏輯表達(dá)式，并列出真值表。

2-2分析圖2-30所示的各邏輯電路，寫出輸出的邏輯表達(dá)式，并列出真值表。

2-3分析圖2-31所示的邏輯電路，畫出電路輸出的波形圖。圖2-29習(xí)題2-1圖圖2-30習(xí)題2-2圖圖2-31習(xí)題2-3圖

2-4用與門