第4章時序邏輯電路4.1時序邏輯電路的結構和特點4.2觸發(fā)器4.3時序邏輯電路的分析4.4時序邏輯電路的設計習題

本章首先介紹了時序邏輯電路的基本結構和特點，接著介紹時序邏輯電路中常用的基本邏輯單元———觸發(fā)器，包括觸發(fā)器的電路結構和動作特點、觸發(fā)器的邏輯功能和分類以及不同邏輯功能觸發(fā)器間的轉換，然后講述了時序邏輯電路的分析方法和設計方法。

4.1時序邏輯電路的結構和特點

在第3章我們知道，所有的組合邏輯電路都有一個共同的特點:電路任一時刻的輸出僅取決于當時電路的輸入，與電路以前的輸入和狀態(tài)無關。在本章中，我們將要討論另一種類型的邏輯電路———時序邏輯電路(簡稱時序電路)。在時序邏輯電路中，電路的輸出不僅取決于當時電路的輸入，還與以前電路的輸入和狀態(tài)有關，也就是說，時序邏輯電路具有記憶功能。

時序邏輯電路的結構框圖如圖4-1所示。由圖中可以看出，一個時序邏輯電路通常由組合邏輯電路和存儲電路兩部分組成。其中，存儲電路由觸發(fā)器構成，是必不可少的。圖中的Xi(i=1，…，

m)是電路的輸入信號;Yi(i=1，…，

k)是電路的輸出信號;Wi(i=1，…，

p)是存儲電路的輸入信號(亦稱驅動信號或激勵信號);Qi(i=1，…，

r)是存儲電路的輸出信號(亦稱時序電路的狀態(tài)信號)。這些邏輯信號之間的關系可用式(4.1.1)~(4.1.3)三組方程來描述:

其中，式(4.1.1)稱為輸出方程;式(4.1.2)稱為驅動方程或激勵方程;式(4.1.3)稱為狀態(tài)方程;Qni稱為第i個觸發(fā)器的現(xiàn)態(tài);Qn+1i稱為第i個觸發(fā)器的次態(tài)。圖4-1時序邏輯電路的結構框圖

按照存儲電路中觸發(fā)器狀態(tài)變化的特點，時序邏輯電路分為同步時序邏輯電路和異步時序邏輯電路。在同步時序邏輯電路中，所有觸發(fā)器都受同一時鐘信號控制，觸發(fā)器的狀

態(tài)變化是同步進行的。在異步時序邏輯電路中，并非所有觸發(fā)器都受同一時鐘信號控制，因此觸發(fā)器的狀態(tài)變化不是同步進行的。

按照電路輸出信號的特點，時序邏輯電路分為Mealy型電路和Moore型電路兩種。在Mealy型電路中，輸出不僅取決于電路的狀態(tài)，還與電路的輸入有關。在Moore型電路中，輸出僅僅取決于電路的狀態(tài)，與電路的輸入無關。

4.2觸發(fā)器

觸發(fā)器是時序邏輯電路中的基本單元電路，它具有兩個穩(wěn)定的狀態(tài)，這兩個狀態(tài)分別稱為0狀態(tài)和1狀態(tài)。只要外加信號不變，觸發(fā)器的狀態(tài)就不會發(fā)生變化，這就是它的存儲功能。只有當外加信號變化時，觸發(fā)器的狀態(tài)才可能發(fā)生變化。在分析觸發(fā)器的狀態(tài)變化時，將外加信號變化之前觸發(fā)器的狀態(tài)稱為現(xiàn)態(tài)，用Qn表示;將外加信號變化之后觸發(fā)器的狀態(tài)稱為次態(tài)，用Qn

+1表示。觸發(fā)器的Q輸出端為0時稱為0狀態(tài)，為1時稱為1狀態(tài)。

在分析觸發(fā)器的狀態(tài)變化時，將外加信號變化之前觸發(fā)器的狀態(tài)稱為現(xiàn)態(tài)，用Qn表示;將外加信號變化之后觸發(fā)器的狀態(tài)稱為次態(tài)，用Qn+1

表示。觸發(fā)器的Q輸出端為0時稱為0狀態(tài)，為1時稱為1狀態(tài)。

4.2.1觸發(fā)器的電路結構和動作特點

按照電路結構形式的不同，可以將觸發(fā)器分為基本觸發(fā)器、同步觸發(fā)器、主從觸發(fā)器和邊沿觸發(fā)器等。

圖4-2由與非門構成的基本RS觸發(fā)器(a)電路圖;(b)邏輯符號

以上分析結果可用表4-1表示，表中反映了觸發(fā)器的次態(tài)和輸入信號以及現(xiàn)態(tài)之間的關系，稱為觸發(fā)器的特性表(或功能表)。表中的×表示約束。

由表4-1可以寫出如下方程:

上述方程描述了基本RS觸發(fā)器的次態(tài)和輸入信號以及現(xiàn)態(tài)之間的邏輯關系，稱為基本RS觸發(fā)器的特性方程。

分析結果表明，該觸發(fā)器具有保持、置0、置1三種邏輯功能，兩個輸入端必須滿足約束條件RS=0。

基本觸發(fā)器的動作特點:在基本RS觸發(fā)器電路中，由于不存在控制信號，且輸入信號是直接加到與非門G1和G2的輸入端的，因此S或R發(fā)生變化，都可能導致觸發(fā)器的輸出狀態(tài)跟著發(fā)生變化。這一特性稱為直接控制，

S稱為直接置位端，

R稱為直接復位端。

圖4-3所示的時序圖反映了由與非門構成的基本RS觸發(fā)器在接收不同的輸入信號時，狀態(tài)的變化情況。圖4-3由與非門構成的基本RS觸發(fā)器的時序圖

圖4-4由或非門構成的基本RS觸發(fā)器(a)電路圖;(b)邏輯符號

由或非門構成的基本RS觸發(fā)器的時序圖如圖4-5所示。圖4-5由或非門構成的基本RS觸發(fā)器的時序圖

2.同步RS觸發(fā)器

同步RS觸發(fā)器是在基本RS觸發(fā)器的基礎上增加一個時鐘控制端構成的，其目的是提高觸發(fā)器的抗干擾能力，同時使多個觸發(fā)器能夠在一個控制信號的作用下同步工作。圖

4-6(a)所示是一個由與非門組成的同步RS觸發(fā)器，圖4-6(b)所示是它的邏輯符號。圖4-6

表4-2所示為同步RS觸發(fā)器的特性表。同步RS觸發(fā)器的特性方程如下:

圖4-7所示的時序圖反映了由與非門構成的同步RS觸發(fā)器在CP信號的控制下，接收不同輸入信號時狀態(tài)的變化情況。圖4-7由與非門構成的同步RS觸發(fā)器的時序圖

無論是基本RS觸發(fā)器還是同步RS觸發(fā)器，R和S都要滿足約束條件RS=0。為了避免R和S同時為1的情況出現(xiàn)，可以在R和S之間連接一個非門，使R和S互反。這樣，除了時鐘控制端之外，觸發(fā)器只有一個輸入信號，通常表示為D，這種觸發(fā)器稱為D觸發(fā)器。

圖4-8(a)所示是一個由與非門組成的同步D觸發(fā)器;圖48(b)所示是它的邏輯符號;表43所示是它的特性表。它的特性方程如下:圖4-8

由表4-3可以看出:當CP=0時，無論輸入是0還是1，觸發(fā)器的狀態(tài)都不會改變，次態(tài)等于現(xiàn)態(tài)。當CP=1時，

0輸入使觸發(fā)器的次態(tài)為0，稱為置0;1輸入使觸發(fā)器的次態(tài)為1，稱為置1?？梢姡?/p>

D觸發(fā)器具有置0和置1兩種邏輯功能。

圖4-9所示的時序圖反映了同步D觸發(fā)器在CP信號的控制下，接收不同輸入信號時狀態(tài)的變化情況。圖4-9同步D觸發(fā)器的時序圖

同步觸發(fā)器又稱電平控制觸發(fā)器或門控觸發(fā)器。同步觸發(fā)器的動作特點:當時鐘控制信號為某一種電平值時(在上述同步電路中，

CP=1時)，輸入信號能影響觸發(fā)器的輸出狀態(tài)，此時稱為時鐘控制信號有效;而當時鐘控制信號為另外一種電平值時(在上述同步電路中，

CP=0時)，輸入信號不會影響觸發(fā)器的輸出，其狀態(tài)保持不變，此時稱時鐘信號無效。

在時鐘控制信號整個有效電平期間，如果同步觸發(fā)器輸入信號發(fā)生多次變化，則觸發(fā)器的狀態(tài)也可能發(fā)生多次變化，因此，觸發(fā)器容易受到這期間出現(xiàn)的干擾信號的影響。為了進一步提高抗干擾能力，在同步觸發(fā)器的基礎上設計出了主從結構的觸發(fā)器。

3.主從觸發(fā)器

主從觸發(fā)器由兩個時鐘信號相反的同步觸發(fā)器相連而成。圖4-10(a)所示是一個主從RS觸發(fā)器電路，圖4-10(b)所示是它的邏輯符號。

在圖4-10所示的RS觸發(fā)器電路中，與非門G1

、G2

、G3和G4組成從同步RS觸發(fā)器;與非門G5

、G6

、G7

和G8

組成主同步RS觸發(fā)器;非門G9使從同步RS觸發(fā)器的時鐘控制信號和主同步RS觸發(fā)器的時鐘控制信號相反。圖4-10

主從RS觸發(fā)器的特性表如表4-4所示。它的特性方程如下:

圖4-11所示為主從RS觸發(fā)器的時序圖。從時序圖中可以看出，只有在CP的下降沿到來時，觸發(fā)器的狀態(tài)才可能發(fā)生變化。圖中，在第一個CP=1期間，

R和S發(fā)生了多次變化，主觸發(fā)器的狀態(tài)也發(fā)生過多次變化。

從上面的分析中我們可以看到，只有在時鐘控制信號CP有效時，輸入信號R和S才可能影響觸發(fā)器的狀態(tài)，當時鐘控制信號CP無效時，輸入信號R和S對觸發(fā)器不起作用。R和S受CP的同步控制，因此叫做同步輸入端。除了同步輸入端之外，觸發(fā)器一般還有異步輸入端，它們不受時鐘控制信號CP的控制。用異步輸入端可隨時給觸發(fā)器設置所需的狀態(tài)。圖4-11主從RS觸發(fā)器的時序圖

圖4-12帶異步輸入端的主從RS觸發(fā)器(a)電路圖;(b)邏輯符號圖4-13帶異步輸入端主從RS觸發(fā)器的時序圖

圖4-14主從JK觸發(fā)器(a)電路圖;(b)邏輯符號

主從JK觸發(fā)器的特性表如表4-5所示。從表中可以看出，在CP的下降沿到來時，如果J=0、K=0，則觸發(fā)器保持原來的狀態(tài)不變;如果J=0、K=1，則觸發(fā)器置0;如果J=1、K=0，則觸發(fā)器置1;如果J=1、K=1，則觸發(fā)器的次態(tài)和現(xiàn)態(tài)相反，稱為翻轉。因此，

JK觸發(fā)器有四種不同的邏輯功能:保持、置0、置1和翻轉。

圖4-16主從JK觸發(fā)器一次變化的時序圖

把JK觸發(fā)器的J端和K端連接在一起并用T表示，就得到T觸發(fā)器，如圖4-17(a)所示，圖4-17(b)為它的邏輯符號。表4-6所示是T觸發(fā)器的特性表。它的特性方程

如下:圖4-17主從T觸發(fā)器(a)電路圖;(b)邏輯符號

從表4-6中可以看出，

T觸發(fā)器有兩種邏輯功能:保持和翻轉。當T=0時，觸發(fā)器的狀態(tài)保持不變;當T=1時，觸發(fā)器的狀態(tài)翻轉。圖4-18所示的時序圖描述了T觸發(fā)器接收信號時狀態(tài)變化的情況。圖4-18T觸發(fā)器的時序圖

主從觸發(fā)器的動作特點:主從觸發(fā)器的狀態(tài)變化分兩步進行，第一步，在主觸發(fā)器的時鐘控制信號有效期間，輸入信號影響主觸發(fā)器的狀態(tài)，此時從觸發(fā)器的狀態(tài)不會發(fā)生變

化;第二步，在主觸發(fā)器的時鐘控制信號由有效變?yōu)闊o效而從觸發(fā)器的時鐘控制信號由無效變?yōu)橛行r，從觸發(fā)器的狀態(tài)根據(jù)主觸發(fā)器的狀態(tài)而變化。

在主觸發(fā)器的時鐘控制信號有效期間，如果輸入信號發(fā)生過變化，則在時鐘控制信號的有效邊沿到來時，從觸發(fā)器的狀態(tài)不一定按照此時刻的輸入信號來確定。

4.邊沿觸發(fā)器

為了進一步提高可靠性，增強抗干擾能力，克服主從觸發(fā)器存在的缺點，人們設計了邊沿觸發(fā)器。邊沿觸發(fā)器也是邊沿動作的觸發(fā)器。圖4-19為邊沿觸發(fā)器的邏輯符號。圖4-19為邊沿觸發(fā)器的邏輯符號

邊沿觸發(fā)器的動作特點:觸發(fā)器輸出的次態(tài)僅僅取決于現(xiàn)態(tài)和動作邊沿(CP的上升沿或下降沿)時的輸入信號，在這之前的輸入信號變化對觸發(fā)器輸出的次態(tài)無影響，從而提

高了可靠性，增強了抗干擾能力。

圖4-20所示的時序圖描述了在相同的CP、J、K以及起始狀態(tài)下，下降沿動作的主從JK觸發(fā)器和邊沿JK觸發(fā)器的輸出波形。從圖中可以看出，這兩種不同結構的觸發(fā)器具有不同的動作特點。圖4-20下降沿動作的主從JK觸發(fā)器和邊沿JK觸發(fā)器的時序圖對比

4.2.2觸發(fā)器的邏輯功能和分類

從邏輯功能，亦即從觸發(fā)器次態(tài)和現(xiàn)態(tài)以及輸入信號之間的關系上，可以將觸發(fā)器分為RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器等幾種類型。描述觸發(fā)器邏輯功能的常用方式有:特性方程、特性表、驅動表、狀態(tài)轉換圖、時序圖。驅動表(又稱激勵表)用表格的形式來描述觸發(fā)器從一個現(xiàn)態(tài)轉變?yōu)榱硪粋€次態(tài)時所需的驅動信號。狀態(tài)轉換圖則用圖形來描述觸發(fā)器的轉換和相應驅動信號的關系。時序圖反映了時鐘控制信號、輸入信號、觸發(fā)器狀態(tài)變化的時間對應關系。

1.RS觸發(fā)器

RS觸發(fā)器具有三種邏輯功能:保持、置0、置1。當S=0，

R=0時，為保持功能;當S=0，

R=1時，為置0功能;當S=1，

R=0時，為置1功能。另外，S和R存在約束條件RS=0。

RS觸發(fā)器的特性方程如下:

RS觸發(fā)器的特性表如表4-7所示。表4-8所示是RS觸發(fā)器的驅動表。RS觸發(fā)器的狀態(tài)轉換圖如圖4-21所示。

表4-7RS觸發(fā)器的特性表

R

S

Qn

Qn+1

邏輯功能

表4-8RS觸發(fā)器的驅動表圖4-21RS觸發(fā)器的狀態(tài)轉換圖

需要注意的是:觸發(fā)器的特性表、驅動表、狀態(tài)轉換圖都是在時鐘有效這一前提下才有意義的。

在表4-7所示的RS觸發(fā)器特性表中，“×”表示約束。在表4-8所示的RS觸發(fā)器驅動表和圖4-21所示的RS觸發(fā)器狀態(tài)轉換圖中，“×”表示可0可1。

2.D觸發(fā)器

D觸發(fā)器具有兩種邏輯功能:置0、置1。當D=0時，為置0功能;當D=1時，為置1功能。

D觸發(fā)器的特性方程如下:

D觸發(fā)器的特性表、驅動表、狀態(tài)轉換圖分別如表4-9、表4-10、圖4-22所示。

表4-9D觸發(fā)器的特性表圖4-22D觸發(fā)器的狀態(tài)轉換圖

3.JK觸發(fā)器

JK觸發(fā)器具有四種邏輯功能:保持、置0、置1和翻轉。當J=0，

K=0時，為保持功能;當J=0，

K=1時，為置0功能;當J=1，

K=0時，為置1功能;當J=1，

K=1時，為翻轉功能。

JK觸發(fā)器的特性方程如下:

JK觸發(fā)器的特性表如表4-11所示。表4-12所示是JK觸發(fā)器的驅動表。JK觸發(fā)器的狀態(tài)轉換圖如圖4-23所示。

表4-11JK觸發(fā)器的特性表圖4-23JK觸發(fā)器的狀態(tài)轉換圖

4.T觸發(fā)器

T觸發(fā)器具有兩種邏輯功能:保持和翻轉。當T=0時，為保持功能;當T=1時，為翻轉功能。

T觸發(fā)器的特性方程如下:

T觸發(fā)器的特性表、驅動表、狀態(tài)轉換圖分別如表4-13、表4-14、圖4-24所示。圖4-24T觸發(fā)器的狀態(tài)轉換圖

如果將T觸發(fā)器的T輸入端固定接電源(邏輯1)，則此時的觸發(fā)器只有翻轉這一種邏輯功能，稱為T'觸發(fā)器。T'觸發(fā)器的特性方程為

4.2.3不同邏輯功能觸發(fā)器間的轉換

上一節(jié)介紹了幾種邏輯功能不同的觸發(fā)器，最常見的有D觸發(fā)器和JK觸發(fā)器。不同邏輯功能觸發(fā)器間的轉換就是在已有觸發(fā)器的基礎上，通過增加附加轉換電路，使之轉變成另一種類型的觸發(fā)器。觸發(fā)器轉換的結構示意圖如圖4-25所示。

觸發(fā)器轉換常用的方法有公式法和圖表法兩種。圖4-25觸發(fā)器轉換的結構示意圖

公式法的轉換步驟:

(1)寫出已有觸發(fā)器和期待有的觸發(fā)器的特性方程;

(2)將期待有的觸發(fā)器的特性方程變換成已有觸發(fā)器特性方程的形式;

(3)比較兩個觸發(fā)器的特性方程，求出轉換電路的邏輯表達式;

(4)畫出邏輯電路圖。

圖表法的轉換步驟:

(1)根據(jù)期待觸發(fā)器的特性表和已有觸發(fā)器的驅動表列出轉換電路的真值表;

(2)根據(jù)真值表求出轉換電路的邏輯表達式;

(3)畫出邏輯電路圖。

1.JK觸發(fā)器轉換為RS、D、T觸發(fā)器

1)JK觸發(fā)器轉換為RS觸發(fā)器

JK觸發(fā)器的特性方程為

RS觸發(fā)器的特性方程為

轉換RS觸發(fā)器特性方程的形式，使之和JK觸發(fā)器特性方程的形式一致:

將上式和JK觸發(fā)器的特性方程進行比較，可得

利用約束條件RS=0，可得

因此，轉換邏輯為

這一結果表明，

JK觸發(fā)器可以直接作為RS觸發(fā)器使用，如圖4-26所示。圖4-26

根據(jù)RS觸發(fā)器的特性表和JK觸發(fā)器的驅動表可以列出轉換電路的真值表，如表4-15所示。

圖4-27所示是根據(jù)表4-15畫出的J和K的卡諾圖。從卡諾圖可以得到與公式法相同的結果。圖4-27J和K的卡諾圖

2)JK觸發(fā)器轉換為D觸發(fā)器

D觸發(fā)器的特性方程為

JK觸發(fā)器轉換為D觸發(fā)器的轉換邏輯為

圖4-28所示是JK觸發(fā)器轉換為D觸發(fā)器的邏輯圖。圖4-28JK觸發(fā)器轉換為D觸發(fā)器的邏輯圖

3)JK觸發(fā)器轉換為T觸發(fā)器

T觸發(fā)器的特性方程為

顯然，

J=K=T。

JK觸發(fā)器轉換為T觸發(fā)器的邏輯圖如圖4-29所示。圖4-29JK觸發(fā)器轉換為T觸發(fā)器的邏輯圖

2.D觸發(fā)器轉換為RS、JK、T觸發(fā)器

1)D觸發(fā)器轉換為RS觸發(fā)器

D觸發(fā)器的特性方程為

RS觸發(fā)器的特性方程為

轉換邏輯為

D觸發(fā)器轉換為RS觸發(fā)器的邏輯圖如圖4-30所示。圖4-30D觸發(fā)器轉換為RS觸發(fā)器的邏輯圖

2)D觸發(fā)器轉換為JK觸發(fā)器

JK觸發(fā)器的特性方程為

轉換邏輯為

圖4-31所示為D觸發(fā)器轉換為JK觸發(fā)器的邏輯圖。圖4-31D觸發(fā)器轉換為JK觸發(fā)器的邏輯圖

3)D觸發(fā)器轉換為T觸發(fā)器

T觸發(fā)器的特性方程為

轉換邏輯為

D觸發(fā)器轉換為T觸發(fā)器的邏輯圖如圖4-32所示。圖4-32D觸發(fā)器轉換為T觸發(fā)器的邏輯圖

4.3時序邏輯電路的分析

分析時序邏輯電路，就是要根據(jù)電路的邏輯圖，總結出其邏輯功能并用一定的方式描述出來。時序邏輯電路常用的描述方式有邏輯方程、狀態(tài)(轉換)表、狀態(tài)(轉換)圖、時序圖等。一般而言，同組合邏輯電路相比，時序邏輯電路的分析更為復雜一些。而由于時鐘信號的不同特點，同步時序邏輯電路和異步時序邏輯電路的分析又有所不同。

4.3.1同步時序邏輯電路的分析

分析同步時序邏輯電路的一般步驟:

(1)根據(jù)邏輯圖寫方程，包括時鐘方程、輸出方程、各個觸發(fā)器的驅動方程。由于同步時序邏輯電路的時鐘都是統(tǒng)一的，因此時鐘方程也可以省略不寫。

(2)將驅動方程代入觸發(fā)器的特性方程，得到各個觸發(fā)器的狀態(tài)方程。

(3)根據(jù)狀態(tài)方程和輸出方程進行計算，求出各種不同輸入和現(xiàn)態(tài)情況下電路的次態(tài)和輸出，再根據(jù)計算結果列狀態(tài)表。

(4)畫狀態(tài)圖和時序圖。

【例4.1】

分析圖433所示的同步時序邏輯電路。圖4-33例4.1同步時序邏輯電路

解

(1)寫出方程。

時鐘方程:

(2)將驅動方程代入JK觸發(fā)器的特性方程，求各個觸發(fā)器的狀態(tài)方程。

(3)根據(jù)狀態(tài)方程和輸出方程進行計算，列狀態(tài)表，如表4-16所示。

(4)畫狀態(tài)圖和時序圖，分別如圖4-34和圖4-35所示。圖4-34例4.1同步時序邏輯電路的狀態(tài)圖圖4-35例4.1同步時序邏輯電路的時序圖

【例4.2】

分析圖4-36所示的同步時序邏輯電路。圖4-36例4.2同步時序邏輯電路

解

(1)寫出方程。

時鐘方程:

CP0=CP1=CP2=CP

輸出方程:無。

驅動方程:

(2)將驅動方程代入JK觸發(fā)器的特性方程，求各個觸發(fā)器的狀態(tài)方程。

(3)根據(jù)狀態(tài)方程和輸出方程進行計算，列狀態(tài)表，如表4-17所示。

(4)畫狀態(tài)圖和時序圖。

根據(jù)狀態(tài)表可以畫出電路的狀態(tài)圖如圖4-37所示。圖中的“1，

0/”表示輸入信號A為1或0。圖4-37例4.2同步時序邏輯電路的狀態(tài)圖

圖4-38為在圖4-36所示的輸入信號和時鐘信號作用下，電路中各個觸發(fā)器狀態(tài)的時序圖。圖4-38例4.2同步時序邏輯電路的時序圖

4.3.2異步時序邏輯電路的分析

和同步時序邏輯電路不同，異步時序邏輯電路中各個觸發(fā)器的時鐘信號不是統(tǒng)一的。也就是說，異步時序邏輯電路中各個觸發(fā)器的狀態(tài)方程不是同時成立的。分析異步時序邏

輯電路時，必須要確定觸發(fā)器的時鐘信號是否有效。

分析異步時序邏輯電路的一般步驟:

(1)根據(jù)邏輯圖寫方程，包括時鐘方程、輸出方程及各個觸發(fā)器的驅動方程。

(2)將驅動方程代入觸發(fā)器的特性方程，得到各個觸發(fā)器的狀態(tài)方程。

(3)根據(jù)時鐘方程、狀態(tài)方程和輸出方程進行計算，求出各種不同輸入和現(xiàn)態(tài)情況下電路的次態(tài)和輸出，根據(jù)計算結果列狀態(tài)表。在計算的時候，要根據(jù)各個觸發(fā)器的時鐘方程來確定觸發(fā)器的時鐘信號是否有效。如果時鐘信號有效，則按照狀態(tài)方程計算觸發(fā)器的次態(tài);如果時鐘信號無效，則觸發(fā)器的狀態(tài)不變。

(4)畫狀態(tài)圖和時序圖。

【例4.3】

分析圖4-39所示的異步時序邏輯電路。圖4-39例4.3異步時序邏輯電路

解

(1)寫出方程

(2)將驅動方程代入JK觸發(fā)器的特性方程，求各個觸發(fā)器的狀態(tài)方程。

(4)狀態(tài)圖和時序圖分別如圖4-40和圖4-41所示。圖4-40例4.3異步時序邏輯電路的狀態(tài)圖圖4-41例4.3異步時序邏輯電路的時序圖

【例4.4】分析圖4-42所示的異步時序邏輯電路，寫出各類方程，列出狀態(tài)表。圖4-42例4.4異步時序邏輯電路

解

(1)寫出方程。

時鐘方程:

(2)將驅動方程代入D觸發(fā)器的特性方程，求各個觸發(fā)器的狀態(tài)方程。

(3)根據(jù)狀態(tài)方程和輸出方程進行計算，列狀態(tài)表，如表4-19所示。

4.4時序邏輯電路的設計

設計時序邏輯電路就是要根據(jù)具體的邏輯功能要求，求出電路輸入/輸出間的邏輯關系，畫出邏輯圖，并用最少的器件實現(xiàn)電路。

4.4.1同步時序邏輯電路的設計

同步時序電路設計的一個特點是無需給每個觸發(fā)器確定時鐘信號，各個觸發(fā)器的時鐘輸入端都同外加時鐘信號連接。同步時序電路設計的一般步驟如下:

(1)分析邏輯功能要求，畫符號狀態(tài)轉換圖。

(2)進行狀態(tài)化簡。

(3)確定觸發(fā)器的數(shù)目，進行狀態(tài)分配，畫狀態(tài)轉換圖。

(4)選定觸發(fā)器的類型，求出各個觸發(fā)器驅動信號和電路輸出的方程。

(5)檢查電路能否自啟動。如不能自啟動，則進行修改。

(6)畫邏輯圖并實現(xiàn)電路。

【例4.5】

用下降沿動作的JK觸發(fā)器設計一個同步時序邏輯電路，要求其狀態(tài)轉換圖如圖4-43所示。

解在本例中，給出了編碼后的狀態(tài)轉換圖，而且從圖中可以確定狀態(tài)不能化簡。因此，步驟(1)、(2)、(3)可以省去。

根據(jù)圖4-43所示的狀態(tài)轉換圖，利用JK觸發(fā)器的驅動特性，得到狀態(tài)轉換表和驅動信號真值表如表4-20所示。圖4-43例4.5的狀態(tài)轉換圖

由表4-20畫出各個驅動信號的卡諾圖，如圖4-44所示。圖4-44例4.5的卡諾圖(a)J2的卡諾圖;(b)K2的卡諾圖;(c)J1的卡諾圖;(d)K1的卡諾圖;(e)J0的卡諾圖;(f)K0的卡諾圖

由圖4-44所示的卡諾圖可以很容易地得到觸發(fā)器的驅動方程:

在本電路中，除了觸發(fā)器的輸出外，并無其他輸出信號，因此無需求輸出方程。從狀態(tài)轉換圖可以看出，所有的狀態(tài)構成一個循環(huán)，電路能夠自啟動。

最后，根據(jù)以上求得的驅動方程，畫出電路的邏輯圖，如圖4-45所示。圖4-45例4.5的邏輯圖

【例4.6】

用下降沿動作的JK觸發(fā)器設計一個同步時序邏輯電路，要求其狀態(tài)轉換圖如圖4-46所示。其中，

C為控制輸入信號;×表示0或1。圖4-46例4.6的狀態(tài)轉換圖

解首先根據(jù)圖4-46所示的狀態(tài)轉換圖，列出狀態(tài)轉換表，如表4-21所示。在本例的狀態(tài)轉換圖中，有兩個工作循環(huán)，它們都沒有包括所有的狀態(tài)。當C=0時，循環(huán)由000、001、010、011、100這五個狀態(tài)構成，不包含101、110、111三個狀態(tài)。當C=1時，循環(huán)由000、001、010、011、100、101、110七個狀態(tài)構成，不包含111這個狀態(tài)。為了求得一個簡單的電路實現(xiàn)，一般的做法是，當現(xiàn)態(tài)為這些無指定次態(tài)的狀態(tài)時，先設定次態(tài)為任意狀態(tài)。

即每一位都可0可1(表4-21中用×表示)，求出各個觸發(fā)器的驅動方程和狀態(tài)方程后，再根據(jù)所得到的方程反過來確定這些狀態(tài)的次態(tài)，檢查電路是否能夠自啟動，如不能自啟動，則對設計進行修改。

在表4-21中，當C=0時，

101、110、111這三個現(xiàn)態(tài)對應的次態(tài)都為×××;C=1時，現(xiàn)態(tài)111對應的次態(tài)也為×××。在這些情況下，由于對觸發(fā)器的次態(tài)無特定要求，因此觸發(fā)器的各個驅動信號任意，可以取0也可以取1。

根據(jù)表4-21畫出觸發(fā)器驅動信號的卡諾圖，如圖4-47所示。圖4-47例4.6的卡諾圖(a)J2的卡諾圖;(b)K2的卡諾圖;(c)J1的卡諾圖;(d)K1的卡諾圖;(e)J0的卡諾圖;(f)K0的卡諾圖

由卡諾圖求得各個觸發(fā)器的驅動方程如下:

根據(jù)以上求得的驅動方程，可以計算出原來未指定次態(tài)的狀態(tài)實際的次態(tài)，見表4-22。

將表4-22的結果補充到狀態(tài)轉換圖中，畫出完整的狀態(tài)轉換圖，如圖4-48所示。從圖中可以清楚地看到，電路能夠自啟動。圖4-48例4.6的完整狀態(tài)轉換圖

最后，根據(jù)驅動方程畫出邏輯電路圖，如圖4-49所示。圖4-49例4.6的邏輯圖

異步時序電路設計的一般步驟如下:

(1)分析邏輯功能要求，畫符號狀態(tài)轉換圖，進行狀態(tài)化簡。

(2)確定觸發(fā)器數(shù)目和類型，進行狀態(tài)分配，畫狀態(tài)轉換圖。

(3)根據(jù)狀態(tài)轉換圖畫時序圖。

(4)利用時序圖給各個觸發(fā)器選時鐘信號。

(5)根據(jù)狀態(tài)轉換圖列狀態(tài)轉換表。

(6)根據(jù)所選時鐘和狀態(tài)轉換表，列出觸發(fā)器驅動信號的真值表。

(7)求驅動方程。

(8)檢查電路能否自啟動。如不能自啟動，則進行修改。

(9)根據(jù)驅動方程和時鐘方程畫邏輯圖，實現(xiàn)電路。

【例4.7】

用下降沿動作的JK觸發(fā)器設計一個異步時序邏輯電路，要求其狀態(tài)轉換圖如圖4-50所示。圖4-50例4.7的狀態(tài)轉換圖

解由狀態(tài)轉換圖可以看出，電路需要四個觸發(fā)器。

由狀態(tài)轉換圖畫出電路的時序圖，如圖4-51所示。圖4-51例4.7的時序圖

現(xiàn)在根據(jù)圖4-51所示的時序圖來選定各個觸發(fā)器的時鐘信號。當Q0發(fā)生變化時，CP0必須為下降沿，從圖中可見，只有CP信號滿足要求，因此選CP信號作為Q0

觸發(fā)器的時鐘信號;當Q1

發(fā)生變化時，

CP1

必須為下降沿，從圖中可見，有CP和Q0

兩個信號滿足要求，由于CP有多余的下降沿而Q0

沒有，因此選Q0

信號作為Q1

觸發(fā)器的時鐘信號;當Q2

發(fā)生變化時，CP2必須為下降沿，從圖中可見，有CP、Q0和Q1

三個信號滿足要求，由于Q1多余的下降沿個數(shù)最少，因此選Q1信號作為Q2

觸發(fā)器的時鐘信號;當Q

3發(fā)生變化時，CP3必須為下降沿，也有CP、Q0和Q1

這三個信號滿足要求，同樣選Q1

信號作為Q3

觸發(fā)器的時鐘信號。

這樣，得到各個觸發(fā)器的時鐘方程為

確定了各個觸發(fā)器的時鐘方程后，接下來列出邏輯電路的狀態(tài)轉換表和驅動信號的真值表，如表4-23所示。由于狀態(tài)轉換圖中不包含1100、1101、1110、1111這四個狀態(tài)，當現(xiàn)態(tài)為這四個狀態(tài)時，次態(tài)可先設定為任意狀態(tài)，這會使求得的方程更加簡單。求出驅動方程后，再來確定它們實際的次態(tài)，檢查電路能否自啟動。

表4-23例4.7異步時序邏輯電路的狀態(tài)轉換和驅動真值表

列驅動信號的真值表時，要先根據(jù)給各個觸發(fā)器選定的時鐘信號，判斷是否有效。如果時鐘信號無效，則觸發(fā)器的驅動信號可0可1，對觸發(fā)器的狀態(tài)沒有影響。例如，現(xiàn)態(tài)為0000時，來一個CP下降沿，電路的次態(tài)為0001。由于CP為下降沿，因此CP0有效，

Q0要由0變?yōu)?，根據(jù)JK觸發(fā)器的驅動特性，J0

必須為1而K0可0可1;由于Q0

由0變?yōu)?，為上升沿，因此CP1

無效，J1

和K1可0可1;Q1

不變，

CP2和C