集成電路制造技術(shù)集成電路制造技術(shù)JICHENGDIANLUZHIZAOJISHU——原理與工藝主講/某某某封裝與測(cè)試JICHENGDIANLUZHIZAOJISHU第12章芯片封裝是在滿足器件的電學(xué)、熱學(xué)、光學(xué)、力學(xué)性能的基礎(chǔ)上，實(shí)現(xiàn)芯片與外電路的互連。封裝的作用：電源分配

保障芯片能接通電源；能將不同部位的電源分配恰當(dāng)，降損耗；地線；信號(hào)分配

使電信號(hào)延遲盡可能減??；注意：高頻信號(hào)防串?dāng)_；12散熱通道

要考慮器件、部件長(zhǎng)期工作時(shí)如何將聚集的熱量散出的問(wèn)題。312.1芯片封裝技術(shù)機(jī)械支撐和環(huán)境保護(hù)

牢固可靠的機(jī)械支撐，并能適應(yīng)各種工作環(huán)境和條件的變化；避免外部環(huán)境的影響4集成電路芯片封裝3個(gè)層次：12.1.1封裝類(lèi)型12.1芯片封裝技術(shù)芯片互連技術(shù)Au-Si合金共熔法芯片背面淀積Au層，所固定的基板上金屬化層(Au或Pd-Ag)；燒結(jié)，超聲熔焊。焊料合金片焊接法芯片背面用Au或Ni層均可，基板導(dǎo)體Au、Pd-Ag、Cu；燒結(jié)。導(dǎo)電膠粘接法含銀環(huán)氧樹(shù)脂導(dǎo)電膠，不要求芯片背面和基板具有金屬化層；固化溫度、時(shí)間。12.1芯片封裝技術(shù)對(duì)于各種大尺寸的集成電路，粘接牢固；低應(yīng)力，對(duì)于粘接有敏感性的集成電路芯片(如各類(lèi)存儲(chǔ)器)，有機(jī)樹(shù)脂及填料還必須去除α粒子。有機(jī)樹(shù)脂粘接法芯片粘接技術(shù)引線鍵合使用細(xì)金屬線，利用熱、壓力、超聲波能量為使金屬引線與基板焊盤(pán)緊密焊合，實(shí)現(xiàn)芯片與基板間的電氣互連和芯片間的信息互通?？煞譃闊釅汉?、超聲焊和熱壓超聲焊(又稱金絲球焊)3種方式。載帶自動(dòng)焊連接芯片焊區(qū)和基板焊區(qū)的“橋梁”，包括芯片焊區(qū)凸點(diǎn)、載帶引線、載帶引線與芯片凸點(diǎn)焊接(稱為內(nèi)引線焊接)、載帶-芯片互連焊后的基板粘接和最后的載帶引線與基板焊區(qū)的外引線焊接幾個(gè)部分。倒裝焊芯片面朝下，將芯片焊區(qū)與基板焊區(qū)直接互連的技術(shù)。12.1芯片封裝技術(shù)一級(jí)微電子封裝一級(jí)封裝是將一個(gè)或多個(gè)IC芯片用適宜的材料(金屬、陶瓷、塑料或它們的組合)封裝起來(lái)，同時(shí)，在芯片的焊區(qū)與封裝的外引腳間用芯片互連方法連接起來(lái)，使之成為有實(shí)用功能的電子元器件或組件。12.1芯片封裝技術(shù)12.1.3幾種典型封裝技術(shù)封裝引腳是插裝型的，分別封裝MIS和LSI芯片。封裝基板有單層和多層陶瓷基板(通常為A12O3)。12.1芯片封裝技術(shù)DIP和PGA技術(shù)典型的DIP和PGA的封裝工藝流程12.1.3幾種典型封裝技術(shù)SOP和QFP是表面安(貼)裝型封裝，是封裝SSI、MSI和LSI芯片的重要封裝技術(shù)。SOP全部為塑封，引腳為兩邊引出；而QFP又有塑封(PQFP)和陶瓷封裝(CQFP)之分，引腳均為四邊引出。12.1芯片封裝技術(shù)SOP和QFP技術(shù)SOP和PQFP的封裝工藝流程12.1.3幾種典型封裝技術(shù)BGA-球狀引腳柵格陣列封裝技術(shù)，即“焊球陣列”。在基板的下面按陣列方式引出球形引腳，在基板上面裝配LSI芯片（有的BGA引腳與芯片在基板的同一面），是LSI芯片用的一種表面安裝型封裝。12.1芯片封裝技術(shù)BGA技術(shù)不同BGA封裝結(jié)構(gòu)CSP技術(shù)CSP，即芯片尺寸封裝。體積??；可容納的引腳最多；電學(xué)性能良好；散熱性能優(yōu)良。FC技術(shù)FC(FlipChip)即倒裝片或倒裝片法，也是人們常說(shuō)的凸點(diǎn)芯片，是沒(méi)有封裝的芯片封裝。

FBP技術(shù)FBP(FlatBumpPackage)技術(shù)，即平面凸點(diǎn)式封裝技術(shù)。12.1芯片封裝技術(shù)多芯片組件（Multi-ChipModule,MCM）將多個(gè)LSI、VLSI芯片和其他元器件高密度組裝在多層互連基板上，然后封裝在同一殼體內(nèi)，以形成高密度、高可靠的專用電子產(chǎn)品。MCM／MCP技術(shù)12.1.3幾種典型封裝技術(shù)系統(tǒng)級(jí)封裝技術(shù)SiP/SoP最為典型的系統(tǒng)級(jí)封裝就是單級(jí)集成模塊(SLIM)，將各類(lèi)集成電路芯片和器件、光電器件和無(wú)源元件、布線、介質(zhì)層都統(tǒng)一集成到一個(gè)電子封裝系統(tǒng)內(nèi)，最大限度地提高封裝密度。圓片級(jí)封裝(WLP)技術(shù)圓片級(jí)CSP(WLCSP)，又稱為圓片級(jí)封裝(WLP)。在集成電路工藝線上完成的CSP，只是增加了重布線和凸點(diǎn)制作兩部分，并使用兩層BCB或PI作為介質(zhì)層和保護(hù)層，所使用的工藝仍是傳統(tǒng)的金屬淀積、光刻、蝕刻技術(shù)，最后也無(wú)須再模塑等。這與集成電路芯片制作完全兼容，所以，這種WLP在成本、質(zhì)量上明顯優(yōu)于其他CSP的制作方法。12.1芯片封裝技術(shù)12.1.3幾種典型封裝技術(shù)12.1.4未來(lái)封裝技術(shù)展望SiP封裝

SiP封裝（SysteminaPackage系統(tǒng)級(jí)封裝）是將多種功能芯片，包括處理器、存儲(chǔ)器等功能芯片集成在一個(gè)封裝內(nèi)，從而實(shí)現(xiàn)一個(gè)基本完整的功能。三維（3D）堆疊技術(shù)3D堆疊技術(shù)是把不同功能的芯片或結(jié)構(gòu)，通過(guò)堆疊技術(shù)或過(guò)孔互連等微機(jī)械加工技術(shù)，使其在z軸方向上形成立體集成、信號(hào)連通及圓片級(jí)、芯片級(jí)、硅帽封裝等封裝和可靠性技術(shù)為目標(biāo)的三維立體堆疊加工技術(shù)。12.1芯片封裝技術(shù)層間互聯(lián)技術(shù)——TSV硅通孔技術(shù)（ThroughSiliconVia，TSV）在先進(jìn)的三維集成電路(3DIC)設(shè)計(jì)中提供多層芯片之間的互連功能,通過(guò)在芯片和芯片之間、晶圓和晶圓之間制作垂直導(dǎo)通,實(shí)現(xiàn)芯片之間互連的最新技術(shù)；12.1芯片封裝技術(shù)集成電路測(cè)試

以集成電路由設(shè)計(jì)開(kāi)發(fā)到投入批量生產(chǎn)的不同階段來(lái)分，相關(guān)的測(cè)試可以分為原型測(cè)試和生產(chǎn)測(cè)試兩大類(lèi)。原型測(cè)試用于對(duì)版圖和工藝設(shè)計(jì)的驗(yàn)證。生產(chǎn)測(cè)試

不同于設(shè)計(jì)驗(yàn)證，其目的是為了將合格品與不合格品分開(kāi)，測(cè)試的要求就是在保證一定錯(cuò)誤覆蓋率的前提下，在盡可能短的時(shí)間內(nèi)進(jìn)行通過(guò)/不通過(guò)的判定12.2集成電路測(cè)試技術(shù)12.2.1集成電路測(cè)試技術(shù)簡(jiǎn)介1．電學(xué)特性測(cè)試電學(xué)特性測(cè)試的目的是最大限度地覆蓋可能存在于IC中的所有的失效源。測(cè)試IC電學(xué)特性的步驟通常是：連接測(cè)試；直流特性測(cè)試；交流特性測(cè)試----主要用于模擬電路測(cè)試；功能測(cè)試----主要是針對(duì)數(shù)字及數(shù)?；旌想娐?；12.2集成電路測(cè)試技術(shù)2．可靠性測(cè)試IC的可靠性包含：設(shè)計(jì)、工藝到封裝、測(cè)試，每個(gè)環(huán)節(jié)都涉及到可靠性。3個(gè)主要元素：設(shè)計(jì)可靠性工藝可靠性組裝可靠性12.2.2數(shù)字電路測(cè)試方法輸入測(cè)試向量也叫輸入向量或測(cè)試向量，指并行加到被測(cè)電路直接輸入的若干0、l的組合。測(cè)試圖形輸入測(cè)試向量與被測(cè)器件在施加此輸入時(shí)的無(wú)錯(cuò)誤輸出響應(yīng)的總稱。12.2集成電路測(cè)試技術(shù)測(cè)試序列一系列理想情況下可以此判斷被測(cè)器件有無(wú)失效的測(cè)試圖形。測(cè)試序列有完全、簡(jiǎn)化或最簡(jiǎn)，以及偽隨機(jī)等區(qū)別。測(cè)試方法：（1）實(shí)裝測(cè)試法；

（2）比較測(cè)試法；

（3）測(cè)試圖形存儲(chǔ)法----目前應(yīng)用最廣泛的邏輯VLSI功能測(cè)試法；

（4）實(shí)時(shí)測(cè)試圖形產(chǎn)生法；

（5）折中法；12.2.3數(shù)字電路失效模型12.2集成電路測(cè)試技術(shù)在數(shù)字電路測(cè)試技術(shù)中，有兩種不同的思路：①依據(jù)電路應(yīng)具有的各種功能產(chǎn)生測(cè)試向量，并檢查正確的O/I輸出響應(yīng)；②考慮電路中可能出現(xiàn)的所有失效情況，由此出發(fā)設(shè)計(jì)一系列的測(cè)試內(nèi)容，以檢測(cè)這些失效是否出現(xiàn)。數(shù)字集成電路測(cè)試中通常考慮的失效：固定錯(cuò)誤(Stuck—atFaults)；干擾錯(cuò)誤(BridgingFaults)；固定開(kāi)路錯(cuò)誤(Stuck—openFaults)；圖形敏感錯(cuò)誤(PatternSens比veFaults)。

數(shù)字集成電路中還存在一些偶發(fā)性錯(cuò)誤，可分為兩類(lèi)：1.傳輸錯(cuò)誤：射線、電源電壓波動(dòng)等造成的數(shù)據(jù)錯(cuò)誤；2.間歇性錯(cuò)誤：電路中的某些不當(dāng)造成隨機(jī)出現(xiàn)的錯(cuò)誤。

12.2集成電路測(cè)試技術(shù)對(duì)CMOS電路，由于它結(jié)構(gòu)上的二元性，實(shí)際證明功能測(cè)試與IDDQ測(cè)試相結(jié)合，比其他基于失效模型的測(cè)試圖形更有效。CMOS電路的開(kāi)路/短路錯(cuò)誤可知：1.對(duì)于任何的開(kāi)路失效，需要兩個(gè)測(cè)試向量2.對(duì)于任意短路錯(cuò)誤，總有一些測(cè)試向量會(huì)產(chǎn)生一個(gè)由電源VDD到地的通路12.2.4IDDQ--準(zhǔn)靜態(tài)電流測(cè)試分析法一個(gè)p管短路的CMOS反相器的電流電壓波形12.2.4IDDQ--準(zhǔn)靜態(tài)電流測(cè)試分析法11.2集成電路中的隔離由于IDDQ測(cè)試必須在過(guò)渡狀態(tài)結(jié)束后進(jìn)行，輸入測(cè)試向量的上升/下降延遲時(shí)間tr和tf都會(huì)影響IDDQ測(cè)試的速度；IDD電流激增只出現(xiàn)在特定的測(cè)試向量；復(fù)雜電路中可能有大量的翻轉(zhuǎn)動(dòng)作持續(xù)進(jìn)行，這就意味著全局的靜態(tài)狀態(tài)很少。與此相關(guān)的一些參數(shù)和其典型值有：平均門(mén)翻轉(zhuǎn)時(shí)間

Tav≤5ns；正常門(mén)平均靜態(tài)電流＜5pA；短路電阻典型值

100Ω~20kΩ；IDDQ測(cè)試要求電流靈敏度

1~50mA；IDDQ測(cè)試的取樣頻率

10~100kHz，即50μs測(cè)量一次。由此產(chǎn)生了3個(gè)問(wèn)題：IDDQ測(cè)試有三種方案每向量測(cè)試一次對(duì)測(cè)試圖形有選擇地進(jìn)行IDDQ測(cè)試12增補(bǔ)測(cè)試圖形3進(jìn)行IDDQ測(cè)試的方法有兩種：片外測(cè)試和芯片內(nèi)監(jiān)控。后者也稱內(nèi)建電流測(cè)試(Build-inCurrentTesting，BICtest)。12.2集成電路中的測(cè)試12.2.5.1模擬電路測(cè)試純模擬電路通常規(guī)模比較小，與數(shù)字電路測(cè)試不同，模擬電路測(cè)試的難點(diǎn)不是數(shù)據(jù)量大，而是電路的復(fù)雜性。每一種電路的測(cè)試內(nèi)容、要求都幾乎是完全不同的。在模擬電路的原型測(cè)試階段，需要進(jìn)行工藝參數(shù)和電路參數(shù)兩個(gè)方面的測(cè)試；在其成品測(cè)試中，也需要保證相應(yīng)的工藝參數(shù)穩(wěn)定不變，因?yàn)楸砻鏍顩r、光刻版套準(zhǔn)精度等的偏差都會(huì)引起模擬電路性能下降。12.2集成電路中的測(cè)試模擬電路失效類(lèi)型12.2集成電路中的測(cè)試①參數(shù)值偏離正常值；②參數(shù)值嚴(yán)重偏離正常范圍，如開(kāi)路、短路、擊穿等；③一種失效引發(fā)其他的參數(shù)錯(cuò)誤；④某些環(huán)境條件的變化引發(fā)電路失效(如溫度、濕度等)；

⑤偶然錯(cuò)誤，但通常都是嚴(yán)重失效，如連接錯(cuò)誤等。模擬電路參數(shù)測(cè)試不同的模擬電路特性參數(shù)也各不相同，不可能給出統(tǒng)一的測(cè)試方法和要求。DSP技術(shù)的出現(xiàn)和發(fā)展，為高速、精確的模擬電路測(cè)試提供有效的解決方法。12.2集成電路中的測(cè)試特殊信號(hào)處理與DSP（DigitalSignalProcessing）技術(shù)DSP測(cè)試原理圖

12.2.5.2混合電路測(cè)試12.2集成電路中的測(cè)試數(shù)模混合系統(tǒng)的測(cè)試，涉及模擬信號(hào)測(cè)試與數(shù)字信號(hào)測(cè)試兩個(gè)方面，頻率覆蓋了從幾Hz到上GHz的范圍。在測(cè)試時(shí)，對(duì)模擬部分與數(shù)字部分分別進(jìn)行測(cè)試。。對(duì)于數(shù)字、模擬部分有效隔開(kāi)的混合電路，測(cè)試的步驟通常依照以下的順序進(jìn)行：模擬測(cè)試→數(shù)字測(cè)試→整體功能測(cè)試。注意：即使模擬測(cè)試與數(shù)字測(cè)試的結(jié)果完全合格，也并不表示電路沒(méi)有故障。內(nèi)外帶寬差異外部封裝管腳數(shù)的限制：平均每個(gè)管腳對(duì)應(yīng)的內(nèi)部器件數(shù)越多，內(nèi)部節(jié)點(diǎn)的可測(cè)性與可控性就越低。片內(nèi)工作頻率按等比例縮小原則的增長(zhǎng)速度，也遠(yuǎn)遠(yuǎn)高于I/O帶寬(開(kāi)關(guān)時(shí)間與管腳數(shù)的積)增長(zhǎng)速度?；旌想娐窚y(cè)試越來(lái)越多的結(jié)構(gòu)被做在同一塊電路內(nèi)，不同的物理結(jié)構(gòu)具有各不相同的失效，必須逐一測(cè)試。在測(cè)試儀器方面，要求有不同的測(cè)試源、接收器，這對(duì)測(cè)試設(shè)備的性能和價(jià)格而言是一個(gè)巨大的挑戰(zhàn)。系統(tǒng)級(jí)芯片測(cè)試系統(tǒng)級(jí)芯片的結(jié)構(gòu)上具有模塊化的特點(diǎn)，它的模塊設(shè)計(jì)都應(yīng)考慮到重復(fù)利用的價(jià)值。對(duì)模塊化結(jié)構(gòu)的測(cè)試，也可以重復(fù)使用，便于移植。12.2.6未來(lái)測(cè)試技術(shù)展望12.2集成電路中的測(cè)試

VLSI的發(fā)展對(duì)測(cè)試技術(shù)的挑戰(zhàn)內(nèi)嵌存儲(chǔ)器與自我校正要求IC具有內(nèi)部的自測(cè)試結(jié)構(gòu)，能夠?qū)崟r(shí)監(jiān)控失效的發(fā)生，確定失效究競(jìng)發(fā)生位置，通過(guò)有限的外引管腳與外部設(shè)備相聯(lián)系芯片性能的提高與測(cè)試精度的矛盾龐大的內(nèi)部器件數(shù)和高工作頻率導(dǎo)致芯片靜態(tài)工作電流急劇增大；對(duì)芯片特性參數(shù)會(huì)由于測(cè)試精度的緣故失去意義。集成度的提高使得同樣失效機(jī)理影響更嚴(yán)重外部測(cè)試設(shè)備的高昂價(jià)格與IC成本降低的要求相沖突12.2.6未來(lái)測(cè)試技術(shù)展望12.2集成電路中的測(cè)試

VLSI的發(fā)展對(duì)測(cè)試技術(shù)的挑戰(zhàn)WLR——硅片級(jí)可靠性測(cè)試目的在于將錯(cuò)誤在更早的階段檢測(cè)出來(lái)，并加以控制----更有利于信息的迅速反饋和降低封裝成本?？捉佑|可靠性測(cè)試：測(cè)試時(shí)對(duì)其加熱，