3DNAND后段金屬互連工藝關(guān)鍵問(wèn)題與優(yōu)化策略研究一、引言1.1研究背景與意義在當(dāng)今數(shù)字化信息爆炸的時(shí)代，數(shù)據(jù)存儲(chǔ)的需求呈現(xiàn)出爆發(fā)式增長(zhǎng)。無(wú)論是個(gè)人用戶(hù)對(duì)大容量存儲(chǔ)設(shè)備的追求，還是企業(yè)級(jí)數(shù)據(jù)中心對(duì)海量數(shù)據(jù)的處理與存儲(chǔ)，都對(duì)存儲(chǔ)技術(shù)提出了更高的要求。3DNAND技術(shù)作為存儲(chǔ)領(lǐng)域的關(guān)鍵突破，應(yīng)運(yùn)而生并迅速占據(jù)了重要地位。自2013年三星率先量產(chǎn)3DNAND產(chǎn)品以來(lái)，這項(xiàng)技術(shù)經(jīng)歷了飛速的發(fā)展。與傳統(tǒng)的2DNAND技術(shù)相比，3DNAND通過(guò)在垂直方向上堆疊多個(gè)存儲(chǔ)單元層，突破了平面布局的限制，極大地提高了存儲(chǔ)密度。這使得在有限的芯片面積內(nèi)，可以實(shí)現(xiàn)更大的存儲(chǔ)容量，有效降低了單位存儲(chǔ)成本。隨著技術(shù)的不斷進(jìn)步，3DNAND的堆疊層數(shù)持續(xù)增加，從最初的24層發(fā)展到如今SK海力士量產(chǎn)的321層1TBTLC4DNAND閃存，三星計(jì)劃于2024年量產(chǎn)超過(guò)300層的版本，并目標(biāo)在2026年推出400層垂直堆疊的NAND閃存。層數(shù)的增加直接帶來(lái)了存儲(chǔ)密度的顯著提升，使得3DNAND在滿(mǎn)足不斷增長(zhǎng)的數(shù)據(jù)存儲(chǔ)需求方面具有不可替代的優(yōu)勢(shì)。在3DNAND的制造過(guò)程中，后段金屬互連工藝起著舉足輕重的作用。后段工藝主要負(fù)責(zé)構(gòu)建金屬互連層，實(shí)現(xiàn)芯片內(nèi)部各晶體管之間以及存儲(chǔ)單元與外圍電路之間的電氣連接。這些金屬互連結(jié)構(gòu)如同人體的神經(jīng)系統(tǒng)，確保了信號(hào)能夠在芯片內(nèi)高效、準(zhǔn)確地傳輸。隨著3DNAND堆疊層數(shù)的不斷增加，對(duì)后段金屬互連工藝的要求也愈發(fā)嚴(yán)苛。一方面，層數(shù)的增多導(dǎo)致芯片內(nèi)部的電路更加復(fù)雜，需要更多的金屬互連層來(lái)實(shí)現(xiàn)信號(hào)的傳輸和連接，這就要求金屬互連工藝能夠在有限的空間內(nèi)實(shí)現(xiàn)更高密度的布線(xiàn)。另一方面，為了提高芯片的性能和降低功耗，需要金屬互連層具有更低的電阻、更小的寄生電容和電感，以減少信號(hào)傳輸過(guò)程中的延遲和能量損耗。研究3DNAND后段金屬互連工藝問(wèn)題具有重要的必要性和實(shí)際價(jià)值。從技術(shù)發(fā)展的角度來(lái)看，深入研究該工藝中的問(wèn)題，有助于推動(dòng)3DNAND技術(shù)的進(jìn)一步發(fā)展和創(chuàng)新。通過(guò)解決諸如金屬布線(xiàn)的電阻、電容和電感優(yōu)化，以及不同金屬層之間的連接可靠性等問(wèn)題，可以提高3DNAND芯片的整體性能，使其在讀寫(xiě)速度、功耗、穩(wěn)定性等方面取得更好的表現(xiàn)。這將有助于滿(mǎn)足人工智能、大數(shù)據(jù)、云計(jì)算等新興領(lǐng)域?qū)Ω咝阅艽鎯?chǔ)設(shè)備的需求，推動(dòng)這些領(lǐng)域的快速發(fā)展。從產(chǎn)業(yè)應(yīng)用的角度來(lái)看，良好的后段金屬互連工藝能夠提高芯片的良品率，降低生產(chǎn)成本，增強(qiáng)產(chǎn)品在市場(chǎng)上的競(jìng)爭(zhēng)力。在當(dāng)前激烈的市場(chǎng)競(jìng)爭(zhēng)環(huán)境下，這對(duì)于存儲(chǔ)芯片制造商來(lái)說(shuō)至關(guān)重要，能夠幫助企業(yè)在市場(chǎng)中占據(jù)更大的份額，獲得更好的經(jīng)濟(jì)效益。1.2國(guó)內(nèi)外研究現(xiàn)狀3DNAND后段金屬互連工藝作為半導(dǎo)體制造領(lǐng)域的關(guān)鍵技術(shù)，一直是國(guó)內(nèi)外學(xué)者和企業(yè)研究的重點(diǎn)方向。隨著3DNAND技術(shù)的飛速發(fā)展，對(duì)后段金屬互連工藝的要求也日益提高，相關(guān)研究在材料、工藝和結(jié)構(gòu)設(shè)計(jì)等方面不斷取得新的進(jìn)展。在國(guó)外，三星、美光、SK海力士等行業(yè)巨頭在3DNAND后段金屬互連工藝研究方面處于領(lǐng)先地位。三星率先推出了V-NAND閃存，并不斷對(duì)其進(jìn)行技術(shù)升級(jí)。在金屬互連材料方面，三星持續(xù)探索新型金屬材料和低介電常數(shù)介質(zhì)材料的應(yīng)用，以降低電阻和電容，提高信號(hào)傳輸效率。在工藝方面，三星優(yōu)化了金屬布線(xiàn)的光刻和蝕刻工藝，提高了布線(xiàn)的精度和可靠性。美光科技通過(guò)創(chuàng)新的CMOS-under-array(CuA)架構(gòu)，有效改善了芯片的尺寸和性能。該架構(gòu)將CMOS電路置于存儲(chǔ)陣列下方，減少了金屬互連的長(zhǎng)度和復(fù)雜度，從而降低了信號(hào)傳輸延遲和功耗。在多層金屬互連結(jié)構(gòu)的設(shè)計(jì)上，美光進(jìn)行了深入研究，通過(guò)優(yōu)化各層金屬的厚度、寬度和間距，提高了整體的電氣性能。SK海力士則在3DNAND技術(shù)的基礎(chǔ)上，推出了4DNAND技術(shù)，將外圍電路置于NAND陣列之下，進(jìn)一步提高了存儲(chǔ)密度并降低了成本。在金屬互連工藝上，SK海力士采用了先進(jìn)的薄膜沉積和刻蝕技術(shù)，確保了金屬互連層的高質(zhì)量和穩(wěn)定性。國(guó)外的研究機(jī)構(gòu)也在3DNAND后段金屬互連工藝方面開(kāi)展了大量研究工作。例如，IMEC（InteruniversityMicroelectronicsCentre）在新型金屬互連材料和工藝的研究上取得了顯著成果。他們研究了鈷、釕等金屬在3DNAND后段互連中的應(yīng)用潛力，發(fā)現(xiàn)這些金屬在某些性能上優(yōu)于傳統(tǒng)的銅互連，如鈷在抗電遷移性能方面表現(xiàn)出色，有望提高金屬互連的可靠性和使用壽命。同時(shí)，IMEC還對(duì)自對(duì)準(zhǔn)雙重圖案化（SADP）、自對(duì)準(zhǔn)四重圖案化（SAQP）等先進(jìn)光刻技術(shù)在金屬互連中的應(yīng)用進(jìn)行了探索，以實(shí)現(xiàn)更高密度的金屬布線(xiàn)。這些光刻技術(shù)可以在不降低光刻分辨率的前提下，通過(guò)多次曝光和刻蝕，實(shí)現(xiàn)更小尺寸的金屬線(xiàn)寬和間距，從而提高芯片的集成度和性能。在國(guó)內(nèi)，長(zhǎng)江存儲(chǔ)等企業(yè)在3DNAND技術(shù)研發(fā)和產(chǎn)業(yè)化方面取得了重要突破，對(duì)后段金屬互連工藝也進(jìn)行了深入研究。長(zhǎng)江存儲(chǔ)自主研發(fā)的Xtacking技術(shù)，通過(guò)將邏輯層與存儲(chǔ)單元層分離，提高了生產(chǎn)效率，并簡(jiǎn)化了制造流程。在金屬互連工藝上，長(zhǎng)江存儲(chǔ)致力于提高金屬布線(xiàn)的精度和可靠性，降低工藝成本。他們通過(guò)優(yōu)化光刻、蝕刻和沉積等工藝參數(shù)，減少了金屬布線(xiàn)的缺陷和電阻，提高了芯片的整體性能。國(guó)內(nèi)的高校和科研機(jī)構(gòu)也在積極開(kāi)展相關(guān)研究。如清華大學(xué)、北京大學(xué)等高校在3DNAND后段金屬互連工藝的基礎(chǔ)研究方面取得了一系列成果，包括對(duì)新型金屬互連材料的性能研究、金屬布線(xiàn)的電磁特性分析等。這些研究為國(guó)內(nèi)3DNAND后段金屬互連工藝的發(fā)展提供了理論支持和技術(shù)儲(chǔ)備。盡管?chē)?guó)內(nèi)外在3DNAND后段金屬互連工藝方面取得了眾多成果，但仍存在一些待解決的問(wèn)題。隨著3DNAND堆疊層數(shù)的不斷增加，金屬互連的電阻、電容和電感等寄生參數(shù)對(duì)信號(hào)傳輸?shù)挠绊懹l(fā)顯著，如何優(yōu)化這些參數(shù)以減少信號(hào)延遲和能量損耗，仍是研究的難點(diǎn)之一。隨著金屬布線(xiàn)密度的提高，電遷移和應(yīng)力遷移等可靠性問(wèn)題也日益突出，需要進(jìn)一步研究新型的金屬互連結(jié)構(gòu)和材料，以提高其抗電遷移和應(yīng)力遷移的能力。在工藝方面，如何在保證工藝精度和可靠性的前提下，降低工藝成本，提高生產(chǎn)效率，也是需要解決的重要問(wèn)題。本文將在現(xiàn)有研究的基礎(chǔ)上，針對(duì)上述待解決的問(wèn)題，從材料選擇、工藝優(yōu)化和結(jié)構(gòu)設(shè)計(jì)等多個(gè)角度進(jìn)行深入研究，旨在通過(guò)創(chuàng)新的方法和技術(shù)，進(jìn)一步優(yōu)化3DNAND后段金屬互連工藝，提高芯片的性能和可靠性，為3DNAND技術(shù)的發(fā)展提供新的思路和解決方案。1.3研究方法與內(nèi)容1.3.1研究方法本文綜合運(yùn)用了多種研究方法，以全面、深入地剖析3DNAND后段金屬互連工藝的相關(guān)問(wèn)題。文獻(xiàn)研究法：廣泛查閱國(guó)內(nèi)外關(guān)于3DNAND后段金屬互連工藝的學(xué)術(shù)論文、專(zhuān)利文獻(xiàn)、行業(yè)報(bào)告等資料。通過(guò)對(duì)這些文獻(xiàn)的梳理和分析，了解該領(lǐng)域的研究現(xiàn)狀、技術(shù)發(fā)展趨勢(shì)以及已取得的研究成果。同時(shí)，對(duì)現(xiàn)有研究中存在的不足和待解決的問(wèn)題進(jìn)行總結(jié)歸納，為本文的研究提供理論基礎(chǔ)和研究方向。例如，通過(guò)對(duì)三星、美光等公司的專(zhuān)利文獻(xiàn)研究，了解他們?cè)诮饘倩ミB材料選擇、工藝優(yōu)化等方面的技術(shù)細(xì)節(jié)和創(chuàng)新點(diǎn)；對(duì)IMEC等研究機(jī)構(gòu)的學(xué)術(shù)論文分析，掌握新型金屬互連結(jié)構(gòu)和工藝的研究進(jìn)展。實(shí)驗(yàn)研究法：搭建實(shí)驗(yàn)平臺(tái)，進(jìn)行相關(guān)的工藝實(shí)驗(yàn)。在實(shí)驗(yàn)過(guò)程中，控制不同的工藝參數(shù)，如金屬薄膜的沉積溫度、蝕刻時(shí)間、光刻曝光劑量等，研究這些參數(shù)對(duì)金屬互連結(jié)構(gòu)的影響。通過(guò)掃描電子顯微鏡（SEM）、原子力顯微鏡（AFM）、四探針電阻測(cè)試儀等設(shè)備，對(duì)實(shí)驗(yàn)樣品的微觀結(jié)構(gòu)、表面形貌和電學(xué)性能進(jìn)行表征和測(cè)試。根據(jù)實(shí)驗(yàn)結(jié)果，分析工藝參數(shù)與金屬互連性能之間的關(guān)系，為工藝優(yōu)化提供實(shí)驗(yàn)依據(jù)。例如，通過(guò)改變金屬薄膜的沉積溫度，研究其對(duì)金屬布線(xiàn)電阻和表面粗糙度的影響；通過(guò)調(diào)整蝕刻時(shí)間，觀察金屬互連結(jié)構(gòu)的側(cè)壁垂直度和尺寸精度的變化。數(shù)值模擬法：利用專(zhuān)業(yè)的半導(dǎo)體工藝模擬軟件，如SentaurusTCAD等，對(duì)3DNAND后段金屬互連工藝進(jìn)行數(shù)值模擬。在模擬過(guò)程中，建立金屬互連結(jié)構(gòu)的物理模型，考慮材料的電學(xué)、熱學(xué)和力學(xué)性能，以及工藝過(guò)程中的各種物理現(xiàn)象，如電子遷移、熱擴(kuò)散、應(yīng)力分布等。通過(guò)模擬不同工藝條件下金屬互連結(jié)構(gòu)的性能參數(shù)，如電阻、電容、電感、電遷移壽命等，預(yù)測(cè)工藝變化對(duì)金屬互連性能的影響。數(shù)值模擬不僅可以節(jié)省實(shí)驗(yàn)成本和時(shí)間，還可以對(duì)一些難以通過(guò)實(shí)驗(yàn)直接觀察和測(cè)量的物理現(xiàn)象進(jìn)行深入研究，為工藝優(yōu)化和結(jié)構(gòu)設(shè)計(jì)提供理論指導(dǎo)。例如，通過(guò)模擬不同金屬材料和布線(xiàn)結(jié)構(gòu)下的電遷移現(xiàn)象，分析電遷移對(duì)金屬互連可靠性的影響機(jī)制，從而優(yōu)化金屬互連結(jié)構(gòu)和材料選擇。案例分析法：對(duì)三星、美光、SK海力士、長(zhǎng)江存儲(chǔ)等企業(yè)在3DNAND后段金屬互連工藝方面的實(shí)際案例進(jìn)行分析。研究這些企業(yè)在技術(shù)研發(fā)、工藝改進(jìn)、產(chǎn)品量產(chǎn)等過(guò)程中所采取的策略和方法，以及遇到的問(wèn)題和解決方案。通過(guò)對(duì)實(shí)際案例的分析，總結(jié)成功經(jīng)驗(yàn)和失敗教訓(xùn)，為本文的研究提供實(shí)踐參考。例如，分析三星在V-NAND技術(shù)中采用的金屬互連工藝創(chuàng)新點(diǎn)，以及這些創(chuàng)新對(duì)提高芯片性能和降低成本的作用；研究長(zhǎng)江存儲(chǔ)在Xtacking技術(shù)中面臨的金屬互連工藝挑戰(zhàn)，以及他們是如何通過(guò)技術(shù)創(chuàng)新和工藝優(yōu)化來(lái)解決這些問(wèn)題的。1.3.2研究?jī)?nèi)容本文的研究?jī)?nèi)容圍繞3DNAND后段金屬互連工藝展開(kāi)，主要包括以下幾個(gè)方面：3DNAND后段金屬互連工藝關(guān)鍵技術(shù)研究：詳細(xì)闡述3DNAND后段金屬互連工藝中的關(guān)鍵技術(shù)，如金屬薄膜沉積技術(shù)（包括物理氣相沉積PVD、化學(xué)氣相沉積CVD、原子層沉積ALD等）、光刻技術(shù)（如深紫外光刻DUV、極紫外光刻EUV、自對(duì)準(zhǔn)雙重圖案化SADP等）、蝕刻技術(shù)（如反應(yīng)離子蝕刻RIE、電感耦合等離子體蝕刻ICP等）以及金屬布線(xiàn)結(jié)構(gòu)設(shè)計(jì)。分析這些關(guān)鍵技術(shù)的原理、特點(diǎn)和應(yīng)用場(chǎng)景，探討它們?cè)趯?shí)現(xiàn)高精度、高密度金屬互連中的作用和挑戰(zhàn)。例如，研究ALD技術(shù)在制備高質(zhì)量金屬薄膜方面的優(yōu)勢(shì)，以及如何通過(guò)優(yōu)化ALD工藝參數(shù)來(lái)提高金屬薄膜的均勻性和致密性；分析EUV光刻技術(shù)在實(shí)現(xiàn)更小線(xiàn)寬和更高分辨率金屬布線(xiàn)方面的潛力，以及目前面臨的技術(shù)難題和解決方案。3DNAND后段金屬互連工藝存在的問(wèn)題分析：深入分析3DNAND后段金屬互連工藝中存在的問(wèn)題，包括金屬布線(xiàn)的電阻、電容和電感等寄生參數(shù)對(duì)信號(hào)傳輸?shù)挠绊懀S著堆疊層數(shù)增加導(dǎo)致的信號(hào)延遲和能量損耗問(wèn)題；電遷移、應(yīng)力遷移等可靠性問(wèn)題，以及這些問(wèn)題對(duì)芯片長(zhǎng)期穩(wěn)定性和使用壽命的影響；工藝復(fù)雜性增加帶來(lái)的成本上升和生產(chǎn)效率降低問(wèn)題。通過(guò)理論分析、實(shí)驗(yàn)研究和數(shù)值模擬等方法，揭示這些問(wèn)題產(chǎn)生的原因和機(jī)制。例如，通過(guò)建立金屬布線(xiàn)的等效電路模型，分析電阻、電容和電感等寄生參數(shù)對(duì)信號(hào)傳輸?shù)挠绊懸?guī)律；利用微觀結(jié)構(gòu)分析技術(shù)，研究電遷移和應(yīng)力遷移過(guò)程中金屬原子的遷移行為和微觀結(jié)構(gòu)變化。3DNAND后段金屬互連工藝面臨的挑戰(zhàn)：探討隨著3DNAND技術(shù)的不斷發(fā)展，后段金屬互連工藝所面臨的新挑戰(zhàn)。如隨著堆疊層數(shù)的進(jìn)一步增加，對(duì)金屬互連工藝在更高密度布線(xiàn)、更低寄生參數(shù)、更高可靠性等方面提出的更高要求；新型存儲(chǔ)技術(shù)（如電阻式隨機(jī)存取存儲(chǔ)器RRAM、相變存儲(chǔ)器PCM等）與3DNAND技術(shù)融合時(shí)，對(duì)后段金屬互連工藝兼容性的挑戰(zhàn)；以及在工藝制造過(guò)程中，如何滿(mǎn)足日益嚴(yán)格的環(huán)境和能源要求等。分析這些挑戰(zhàn)對(duì)3DNAND技術(shù)發(fā)展的制約，以及應(yīng)對(duì)這些挑戰(zhàn)的緊迫性和重要性。例如，研究如何在有限的芯片面積內(nèi)實(shí)現(xiàn)更高密度的金屬布線(xiàn)，同時(shí)保證良好的電氣性能和可靠性；探討新型存儲(chǔ)技術(shù)與3DNAND技術(shù)融合時(shí)，后段金屬互連工藝需要進(jìn)行哪些改進(jìn)和創(chuàng)新。3DNAND后段金屬互連工藝優(yōu)化策略研究：針對(duì)上述存在的問(wèn)題和面臨的挑戰(zhàn)，從材料選擇、工藝優(yōu)化和結(jié)構(gòu)設(shè)計(jì)等多個(gè)角度提出優(yōu)化策略。在材料選擇方面，探索新型低電阻、低電容金屬材料（如鈷、釕等）和低介電常數(shù)介質(zhì)材料的應(yīng)用潛力，研究這些材料在提高金屬互連性能方面的優(yōu)勢(shì)和可行性。在工藝優(yōu)化方面，通過(guò)改進(jìn)金屬薄膜沉積、光刻、蝕刻等工藝參數(shù)和流程，降低金屬布線(xiàn)的電阻、電容和電感，提高金屬互連的精度和可靠性；同時(shí)，研究新型工藝技術(shù)（如自對(duì)準(zhǔn)多重圖案化、納米壓印光刻等）在3DNAND后段金屬互連工藝中的應(yīng)用前景。在結(jié)構(gòu)設(shè)計(jì)方面，提出創(chuàng)新的金屬布線(xiàn)結(jié)構(gòu)和互連方式，如采用三維立體布線(xiàn)結(jié)構(gòu)、優(yōu)化金屬層間的連接方式等，以減少信號(hào)傳輸延遲和能量損耗，提高芯片的整體性能。例如，通過(guò)實(shí)驗(yàn)研究鈷金屬在3DNAND后段互連中的應(yīng)用性能，與傳統(tǒng)銅互連進(jìn)行對(duì)比分析；利用數(shù)值模擬方法，優(yōu)化金屬布線(xiàn)的結(jié)構(gòu)參數(shù)，如線(xiàn)寬、線(xiàn)間距、金屬層厚度等，以降低寄生參數(shù)。二、3DNAND后段金屬互連工藝概述2.13DNAND技術(shù)簡(jiǎn)介2.1.13DNAND基本結(jié)構(gòu)3DNAND閃存的基本結(jié)構(gòu)是基于立體堆疊架構(gòu)構(gòu)建的，這種架構(gòu)突破了傳統(tǒng)2DNAND的平面限制，極大地提升了存儲(chǔ)密度。在3DNAND中，存儲(chǔ)單元被垂直堆疊成多個(gè)層，形成了一個(gè)類(lèi)似于多層高樓的結(jié)構(gòu)。每個(gè)存儲(chǔ)單元是實(shí)現(xiàn)數(shù)據(jù)存儲(chǔ)的基本單位，它們通過(guò)復(fù)雜的電路連接，共同完成數(shù)據(jù)的讀寫(xiě)操作。以典型的電荷陷阱閃存（CTF）型3DNAND為例，其存儲(chǔ)單元由多個(gè)關(guān)鍵部分組成。在晶體管的柵極氧化物中，插入了一層氮化硅（SiN）作為電荷捕獲層。當(dāng)多晶硅柵極施加正偏置電壓時(shí)，來(lái)自溝道區(qū)的電子會(huì)通過(guò)隧道效應(yīng)穿過(guò)氧化層，被困在SiN層的電荷捕獲位點(diǎn)中。通過(guò)控制電子的俘獲與釋放，來(lái)表示不同的存儲(chǔ)狀態(tài)，從而實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)。這些存儲(chǔ)單元被串聯(lián)起來(lái)，形成垂直的存儲(chǔ)串（String）。每個(gè)存儲(chǔ)串通過(guò)位線(xiàn)（BL，BitLine）與外圍電路相連，位線(xiàn)負(fù)責(zé)傳輸數(shù)據(jù)信號(hào)，實(shí)現(xiàn)存儲(chǔ)單元與外部電路的數(shù)據(jù)交互。在水平方向上，存儲(chǔ)單元通過(guò)字線(xiàn)（WL，WordLine）進(jìn)行尋址。字線(xiàn)如同一條條橫向的通道，貫穿整個(gè)存儲(chǔ)陣列。當(dāng)對(duì)某個(gè)存儲(chǔ)單元進(jìn)行讀寫(xiě)操作時(shí)，通過(guò)選擇對(duì)應(yīng)的字線(xiàn)，施加合適的電壓，來(lái)激活該字線(xiàn)連接的所有存儲(chǔ)單元。這種水平與垂直相結(jié)合的結(jié)構(gòu)，使得3DNAND能夠高效地進(jìn)行數(shù)據(jù)的訪(fǎng)問(wèn)和管理。除了存儲(chǔ)單元、字線(xiàn)和位線(xiàn)外，3DNAND還包含一些其他重要的結(jié)構(gòu)。例如，底部選擇板（BSP，BottomSelectPlate）和頂部選擇線(xiàn)（TSL，TopSelectLine）用于控制存儲(chǔ)串的導(dǎo)通與截止。底部選擇板位于存儲(chǔ)串的底部，頂部選擇線(xiàn)位于存儲(chǔ)串的頂部，它們與字線(xiàn)協(xié)同工作，確保在進(jìn)行數(shù)據(jù)讀寫(xiě)時(shí)，只有目標(biāo)存儲(chǔ)串被激活，而其他存儲(chǔ)串處于關(guān)閉狀態(tài)，從而提高了數(shù)據(jù)操作的準(zhǔn)確性和效率。在存儲(chǔ)陣列的周邊，還分布著各種外圍電路，如感測(cè)放大器、頁(yè)緩沖器等。感測(cè)放大器用于檢測(cè)存儲(chǔ)單元的狀態(tài)，將存儲(chǔ)單元中的微弱信號(hào)放大，以便準(zhǔn)確地讀取數(shù)據(jù)。頁(yè)緩沖器則用于暫時(shí)存儲(chǔ)讀寫(xiě)的數(shù)據(jù)，起到數(shù)據(jù)緩存的作用，提高了數(shù)據(jù)傳輸?shù)乃俣群托?。這些外圍電路與存儲(chǔ)單元緊密配合，共同構(gòu)成了3DNAND的完整體系，實(shí)現(xiàn)了數(shù)據(jù)的可靠存儲(chǔ)和快速讀寫(xiě)。2.1.23DNAND工作原理3DNAND的工作原理主要涉及數(shù)據(jù)的存儲(chǔ)、讀取和擦除三個(gè)關(guān)鍵過(guò)程，這些過(guò)程依賴(lài)于電子的俘獲與釋放以及電壓的精確施加與檢測(cè)。在數(shù)據(jù)存儲(chǔ)（寫(xiě)入）過(guò)程中，利用量子隧穿效應(yīng)將電子注入到存儲(chǔ)單元的電荷捕獲層。以電荷陷阱型存儲(chǔ)單元為例，當(dāng)需要寫(xiě)入數(shù)據(jù)時(shí)，在存儲(chǔ)單元的控制柵極上施加高電壓。在高電場(chǎng)的作用下，溝道區(qū)的電子獲得足夠的能量，通過(guò)量子隧穿效應(yīng)穿過(guò)隧道氧化層，進(jìn)入到氮化硅（SiN）電荷捕獲層中。電子的注入改變了存儲(chǔ)單元的閾值電壓，從而表示不同的數(shù)據(jù)狀態(tài)。如果電荷捕獲層中注入了電子，存儲(chǔ)單元的閾值電壓升高，代表存儲(chǔ)的是“0”；如果沒(méi)有電子注入，閾值電壓保持較低水平，代表存儲(chǔ)的是“1”。這種通過(guò)控制電子數(shù)量來(lái)改變閾值電壓，進(jìn)而表示數(shù)據(jù)的方式，實(shí)現(xiàn)了數(shù)據(jù)在存儲(chǔ)單元中的存儲(chǔ)。數(shù)據(jù)讀取過(guò)程則是通過(guò)檢測(cè)存儲(chǔ)單元的閾值電壓來(lái)判斷其存儲(chǔ)狀態(tài)。在讀取數(shù)據(jù)時(shí)，向字線(xiàn)施加一個(gè)逐漸增加的讀取電壓。當(dāng)讀取電壓小于存儲(chǔ)單元的閾值電壓時(shí)，存儲(chǔ)單元處于截止?fàn)顟B(tài)，沒(méi)有電流流過(guò)；當(dāng)讀取電壓大于存儲(chǔ)單元的閾值電壓時(shí)，存儲(chǔ)單元導(dǎo)通，有電流流過(guò)。通過(guò)檢測(cè)位線(xiàn)上是否有電流，以及電流的大小，來(lái)判斷存儲(chǔ)單元的閾值電壓范圍，從而確定其存儲(chǔ)的數(shù)據(jù)是“0”還是“1”。為了提高讀取的準(zhǔn)確性和可靠性，通常會(huì)采用一些先進(jìn)的技術(shù)，如多電平檢測(cè)技術(shù)。在多電平存儲(chǔ)（MLC、TLC、QLC等）中，每個(gè)存儲(chǔ)單元可以存儲(chǔ)多個(gè)比特的數(shù)據(jù)，通過(guò)精確控制閾值電壓的不同范圍，來(lái)區(qū)分不同的數(shù)據(jù)狀態(tài)。例如，在TLC（三層單元）存儲(chǔ)中，每個(gè)存儲(chǔ)單元可以存儲(chǔ)3個(gè)比特的數(shù)據(jù)，對(duì)應(yīng)8種不同的閾值電壓狀態(tài)。通過(guò)精細(xì)地檢測(cè)閾值電壓，將其與預(yù)設(shè)的閾值電壓范圍進(jìn)行比較，從而準(zhǔn)確地讀取存儲(chǔ)的3個(gè)比特?cái)?shù)據(jù)。數(shù)據(jù)擦除過(guò)程是將存儲(chǔ)單元中的電子從電荷捕獲層移除，使其恢復(fù)到初始狀態(tài)。擦除操作通常是對(duì)多個(gè)存儲(chǔ)單元組成的塊進(jìn)行的。在擦除時(shí)，在存儲(chǔ)單元的襯底上施加高電壓，而控制柵極接地。在這種電壓配置下，電子獲得能量，通過(guò)量子隧穿效應(yīng)從電荷捕獲層返回溝道區(qū)，從而實(shí)現(xiàn)電子的移除。隨著電子的移除，存儲(chǔ)單元的閾值電壓降低，恢復(fù)到初始的低閾值電壓狀態(tài)，完成數(shù)據(jù)的擦除。在實(shí)際的3DNAND操作中，為了保證數(shù)據(jù)的可靠性和穩(wěn)定性，還會(huì)采用一系列的輔助技術(shù)和算法。例如，糾錯(cuò)碼（ECC，ErrorCorrectionCode）技術(shù)用于檢測(cè)和糾正數(shù)據(jù)在讀寫(xiě)過(guò)程中可能出現(xiàn)的錯(cuò)誤。通過(guò)在數(shù)據(jù)中添加冗余信息，ECC算法可以在發(fā)現(xiàn)錯(cuò)誤時(shí)，根據(jù)冗余信息對(duì)錯(cuò)誤進(jìn)行糾正，確保數(shù)據(jù)的準(zhǔn)確性。此外，還會(huì)采用磨損均衡算法，通過(guò)均勻地分配數(shù)據(jù)的寫(xiě)入和擦除操作，避免某些存儲(chǔ)單元過(guò)度使用而導(dǎo)致過(guò)早損壞，從而延長(zhǎng)3DNAND的使用壽命。2.1.33DNAND技術(shù)發(fā)展歷程與趨勢(shì)3DNAND技術(shù)的發(fā)展歷程是一部不斷突破物理極限、追求更高存儲(chǔ)密度和性能的創(chuàng)新史。自20世紀(jì)80年代NAND閃存技術(shù)誕生以來(lái)，最初主要采用2DNAND技術(shù)，通過(guò)不斷縮小制程工藝來(lái)提高存儲(chǔ)密度。隨著2DNAND制程工藝逐漸逼近物理極限，電荷泄漏、制造工藝復(fù)雜度增加等問(wèn)題日益凸顯，促使業(yè)界開(kāi)始探索3DNAND技術(shù)。2007年，東芝在日本東京舉辦的超大規(guī)模集成電路研討會(huì)（VLSI）上提出了3DNAND技術(shù)的概念，并將其命名為BiCS（bitcostscalable），旨在降低單位bit成本。這一概念的提出，為存儲(chǔ)技術(shù)的發(fā)展開(kāi)辟了新的方向。2013年，三星率先量產(chǎn)了3DNAND產(chǎn)品，命名為V-NAND，成為全球首款量產(chǎn)的3DNAND閃存。這一里程碑事件標(biāo)志著3DNAND技術(shù)正式從理論走向?qū)嶋H應(yīng)用，開(kāi)啟了存儲(chǔ)技術(shù)的新篇章。此后，各大廠商紛紛投入研發(fā)，3DNAND技術(shù)迎來(lái)了快速發(fā)展的階段。從最初的24層堆疊，到后來(lái)的32層、48層、64層，再到如今SK海力士量產(chǎn)的321層1TBTLC4DNAND閃存，三星計(jì)劃于2024年量產(chǎn)超過(guò)300層的版本，并目標(biāo)在2026年推出400層垂直堆疊的NAND閃存，3DNAND的堆疊層數(shù)不斷攀升，存儲(chǔ)密度也隨之大幅提高。在這個(gè)發(fā)展過(guò)程中，3DNAND技術(shù)不斷演進(jìn)，在多個(gè)方面取得了顯著進(jìn)展。在存儲(chǔ)單元架構(gòu)方面，出現(xiàn)了電荷陷阱閃存（CTF）和浮柵（FG）等不同的架構(gòu)。CTF架構(gòu)采用電荷陷阱技術(shù)，利用絕緣層中的陷阱捕獲電荷，具有更高的存儲(chǔ)密度和更好的耐久性，尤其在高層數(shù)的3DNAND中表現(xiàn)優(yōu)越，寫(xiě)入和擦除速度也較快，適合高性能應(yīng)用。FG架構(gòu)則是傳統(tǒng)的浮柵結(jié)構(gòu)，電荷存儲(chǔ)在一個(gè)浮動(dòng)的柵極上，技術(shù)成熟，制造成本相對(duì)較低，廣泛應(yīng)用于消費(fèi)級(jí)產(chǎn)品。隨著技術(shù)的發(fā)展，CTF正逐漸成為主流。在工藝技術(shù)上，光刻、蝕刻、薄膜沉積等關(guān)鍵工藝不斷創(chuàng)新和改進(jìn)。為了實(shí)現(xiàn)更高密度的布線(xiàn)和更小尺寸的存儲(chǔ)單元，極紫外光刻（EUV）、自對(duì)準(zhǔn)雙重圖案化（SADP）、自對(duì)準(zhǔn)四重圖案化（SAQP）等先進(jìn)光刻技術(shù)被應(yīng)用于3DNAND制造中。這些技術(shù)能夠?qū)崿F(xiàn)更小的線(xiàn)寬和更高的分辨率，滿(mǎn)足了不斷增長(zhǎng)的存儲(chǔ)密度需求。在蝕刻技術(shù)方面，反應(yīng)離子蝕刻（RIE）、電感耦合等離子體蝕刻（ICP）等干法蝕刻技術(shù)不斷優(yōu)化，提高了蝕刻的精度和選擇性，能夠制造出高深寬比的結(jié)構(gòu)，滿(mǎn)足3DNAND復(fù)雜的結(jié)構(gòu)要求。在薄膜沉積技術(shù)上，物理氣相沉積（PVD）、化學(xué)氣相沉積（CVD）、原子層沉積（ALD）等技術(shù)不斷發(fā)展，能夠制備出高質(zhì)量、均勻性好的金屬薄膜和介質(zhì)薄膜，為3DNAND的性能提升提供了保障。展望未來(lái)，3DNAND技術(shù)有望在以下幾個(gè)方面繼續(xù)取得突破。堆疊層數(shù)預(yù)計(jì)將進(jìn)一步增加。雖然目前已經(jīng)實(shí)現(xiàn)了321層的量產(chǎn)，但隨著技術(shù)的不斷進(jìn)步，研究人員正在探索如何突破更高的層數(shù)限制。層數(shù)的增加將直接帶來(lái)存儲(chǔ)密度的提升，進(jìn)一步降低單位存儲(chǔ)成本。然而，堆疊層數(shù)的增加也面臨著諸多挑戰(zhàn)，如工藝復(fù)雜性增加、結(jié)構(gòu)穩(wěn)定性下降、信號(hào)傳輸延遲增大等。為了克服這些挑戰(zhàn)，需要研發(fā)新的材料和工藝技術(shù)。例如，在材料方面，探索新型的低電阻、低電容金屬材料和低介電常數(shù)介質(zhì)材料，以減少信號(hào)傳輸損耗；在工藝方面，開(kāi)發(fā)更先進(jìn)的光刻、蝕刻和薄膜沉積技術(shù)，提高工藝的精度和可靠性。在存儲(chǔ)單元技術(shù)上，可能會(huì)出現(xiàn)新的架構(gòu)和原理。隨著對(duì)存儲(chǔ)密度和性能要求的不斷提高，傳統(tǒng)的存儲(chǔ)單元架構(gòu)可能無(wú)法滿(mǎn)足未來(lái)的需求。因此，研究人員正在探索新型的存儲(chǔ)單元架構(gòu)，如采用新的電荷存儲(chǔ)機(jī)制、優(yōu)化存儲(chǔ)單元的結(jié)構(gòu)等，以提高存儲(chǔ)密度、讀寫(xiě)速度和耐久性。與其他技術(shù)的融合也是3DNAND未來(lái)的發(fā)展趨勢(shì)之一。例如，與人工智能、大數(shù)據(jù)、云計(jì)算等新興技術(shù)的融合，將為3DNAND帶來(lái)新的應(yīng)用場(chǎng)景和發(fā)展機(jī)遇。在人工智能領(lǐng)域，對(duì)高速、大容量存儲(chǔ)的需求日益增長(zhǎng)，3DNAND可以通過(guò)與相關(guān)技術(shù)的結(jié)合，為人工智能算法提供高效的數(shù)據(jù)存儲(chǔ)和訪(fǎng)問(wèn)支持。在云計(jì)算數(shù)據(jù)中心，3DNAND可以滿(mǎn)足海量數(shù)據(jù)的存儲(chǔ)和快速讀取需求，提高數(shù)據(jù)處理效率。2.2后段金屬互連工藝在3DNAND中的作用與地位在3DNAND閃存的制造過(guò)程中，后段金屬互連工藝起著不可或缺的關(guān)鍵作用，是確保芯片實(shí)現(xiàn)高性能、高可靠性數(shù)據(jù)存儲(chǔ)和處理的核心環(huán)節(jié)。其主要作用體現(xiàn)在連接各功能層、實(shí)現(xiàn)信號(hào)傳輸以及電源分配等方面，對(duì)3DNAND的性能和可靠性產(chǎn)生著深遠(yuǎn)的影響。后段金屬互連工藝構(gòu)建了3DNAND內(nèi)部復(fù)雜的電氣連接網(wǎng)絡(luò)，實(shí)現(xiàn)了不同功能層之間的物理連接。在3DNAND中，存儲(chǔ)單元被垂直堆疊成多層，每層存儲(chǔ)單元都需要與外圍電路建立可靠的連接。后段金屬互連工藝通過(guò)在不同層之間形成金屬布線(xiàn)和過(guò)孔，將存儲(chǔ)單元與位線(xiàn)、字線(xiàn)以及各種外圍電路（如感測(cè)放大器、頁(yè)緩沖器等）緊密連接起來(lái)。這些金屬互連結(jié)構(gòu)就像人體的神經(jīng)系統(tǒng)，使得信號(hào)能夠在芯片內(nèi)部各個(gè)部分之間準(zhǔn)確、高效地傳輸。以一個(gè)具有200層堆疊的3DNAND芯片為例，后段金屬互連工藝需要在如此多層的結(jié)構(gòu)中精確地構(gòu)建金屬布線(xiàn)，確保每一層的存儲(chǔ)單元都能與外圍電路正確連接，實(shí)現(xiàn)數(shù)據(jù)的讀寫(xiě)操作。如果金屬互連出現(xiàn)連接錯(cuò)誤或斷路等問(wèn)題，就會(huì)導(dǎo)致存儲(chǔ)單元無(wú)法與外圍電路通信，從而使整個(gè)芯片部分功能失效，無(wú)法正常工作。后段金屬互連工藝承擔(dān)著信號(hào)傳輸?shù)闹厝?，其性能直接影響?DNAND的讀寫(xiě)速度和數(shù)據(jù)處理能力。隨著3DNAND技術(shù)的不斷發(fā)展，存儲(chǔ)密度持續(xù)提高，芯片內(nèi)部的電路復(fù)雜度也隨之增加。這就要求后段金屬互連工藝能夠在保證信號(hào)完整性的前提下，實(shí)現(xiàn)高速的信號(hào)傳輸。金屬布線(xiàn)的電阻、電容和電感等寄生參數(shù)會(huì)對(duì)信號(hào)傳輸產(chǎn)生重要影響。當(dāng)信號(hào)在金屬布線(xiàn)中傳輸時(shí)，電阻會(huì)導(dǎo)致信號(hào)衰減，電容和電感會(huì)引起信號(hào)延遲和畸變。在高速信號(hào)傳輸中，這些寄生參數(shù)的影響尤為顯著，如果不能有效控制，就會(huì)導(dǎo)致信號(hào)失真，影響數(shù)據(jù)的準(zhǔn)確讀寫(xiě)。為了滿(mǎn)足3DNAND對(duì)高速信號(hào)傳輸?shù)囊?，后段金屬互連工藝需要采用低電阻的金屬材料（如銅、鈷等）和低介電常數(shù)的介質(zhì)材料，以降低電阻、電容和電感等寄生參數(shù)。通過(guò)優(yōu)化金屬布線(xiàn)的結(jié)構(gòu)和布局，減少信號(hào)傳輸路徑中的干擾和損耗。在先進(jìn)的3DNAND芯片中，采用了大馬士革工藝來(lái)制備銅互連結(jié)構(gòu)，這種工藝能夠有效降低金屬布線(xiàn)的電阻，提高信號(hào)傳輸速度。合理設(shè)計(jì)金屬布線(xiàn)的線(xiàn)寬、線(xiàn)間距和層數(shù)，也可以減少寄生電容和電感，保證信號(hào)的快速、準(zhǔn)確傳輸。電源分配也是后段金屬互連工藝的重要功能之一，它為3DNAND芯片內(nèi)的各個(gè)組件提供穩(wěn)定的電源供應(yīng)。在3DNAND芯片中，存儲(chǔ)單元、外圍電路等組件都需要穩(wěn)定的電源來(lái)正常工作。后段金屬互連工藝通過(guò)構(gòu)建電源網(wǎng)絡(luò)，將外部電源引入芯片內(nèi)部，并將其分配到各個(gè)需要的組件。一個(gè)穩(wěn)定、高效的電源分配網(wǎng)絡(luò)對(duì)于3DNAND芯片的性能和可靠性至關(guān)重要。如果電源分配不均或存在電壓波動(dòng)，可能會(huì)導(dǎo)致部分組件工作異常，影響芯片的整體性能。在高負(fù)載情況下，如果電源分配網(wǎng)絡(luò)的電阻過(guò)大，會(huì)導(dǎo)致電壓降增加，使得組件無(wú)法獲得足夠的電壓，從而影響其正常工作。為了確保電源分配的穩(wěn)定性和高效性，后段金屬互連工藝需要優(yōu)化電源網(wǎng)絡(luò)的設(shè)計(jì)。采用多層金屬布線(xiàn)來(lái)構(gòu)建電源平面，增加電源傳輸?shù)慕孛娣e，降低電阻。通過(guò)合理布局電源過(guò)孔，減少電源傳輸路徑中的電阻和電感，提高電源分配的效率。還會(huì)采用一些電源管理技術(shù)，如電壓調(diào)節(jié)模塊（VRM）等，來(lái)進(jìn)一步穩(wěn)定電源供應(yīng)，確保芯片內(nèi)各個(gè)組件都能在合適的電壓下工作。后段金屬互連工藝在3DNAND中的作用不僅體現(xiàn)在實(shí)現(xiàn)電氣連接、信號(hào)傳輸和電源分配等方面，還對(duì)3DNAND的性能和可靠性有著決定性的影響。在性能方面，后段金屬互連工藝的質(zhì)量直接關(guān)系到3DNAND的讀寫(xiě)速度、數(shù)據(jù)傳輸帶寬和功耗等關(guān)鍵指標(biāo)。高質(zhì)量的金屬互連結(jié)構(gòu)能夠降低信號(hào)傳輸延遲，提高讀寫(xiě)速度，增加數(shù)據(jù)傳輸帶寬，同時(shí)減少功耗，提高芯片的能源效率。在可靠性方面，后段金屬互連工藝面臨著電遷移、應(yīng)力遷移等可靠性挑戰(zhàn)。電遷移是指在電流的作用下，金屬原子發(fā)生遷移，導(dǎo)致金屬布線(xiàn)出現(xiàn)空洞或開(kāi)路等問(wèn)題，從而影響芯片的可靠性。應(yīng)力遷移則是由于芯片在制造和使用過(guò)程中受到熱應(yīng)力、機(jī)械應(yīng)力等作用，導(dǎo)致金屬原子發(fā)生遷移，引起金屬互連結(jié)構(gòu)的變形或損壞。為了提高3DNAND的可靠性，后段金屬互連工藝需要采用一系列的可靠性增強(qiáng)措施。選擇抗電遷移和應(yīng)力遷移性能好的金屬材料，優(yōu)化金屬互連結(jié)構(gòu)的設(shè)計(jì)，減少應(yīng)力集中點(diǎn)。采用金屬擴(kuò)散阻擋層技術(shù)，防止金屬原子的擴(kuò)散，提高金屬互連的穩(wěn)定性。通過(guò)這些措施，可以有效提高3DNAND的可靠性，延長(zhǎng)其使用壽命。2.3后段金屬互連工藝的主要流程與技術(shù)特點(diǎn)3DNAND后段金屬互連工藝是一個(gè)復(fù)雜且精密的過(guò)程，主要包括光刻、蝕刻、薄膜沉積、金屬填充等關(guān)鍵步驟，每個(gè)步驟都有其獨(dú)特的技術(shù)特點(diǎn)和嚴(yán)格的工藝要求，它們相互配合，共同構(gòu)建起3DNAND芯片內(nèi)部復(fù)雜的電氣連接網(wǎng)絡(luò)。光刻是后段金屬互連工藝中的關(guān)鍵步驟之一，其作用是將設(shè)計(jì)好的電路圖案精確地轉(zhuǎn)移到晶圓表面的光刻膠上，為后續(xù)的蝕刻和金屬填充等工藝提供圖形模板。在3DNAND后段金屬互連工藝中，隨著存儲(chǔ)密度的不斷提高，對(duì)光刻技術(shù)的分辨率和精度要求也越來(lái)越高。深紫外光刻（DUV）技術(shù)是目前廣泛應(yīng)用的光刻技術(shù)之一，其波長(zhǎng)一般在193nm左右。DUV光刻通過(guò)使用特殊的光刻膠和光學(xué)系統(tǒng)，能夠?qū)崿F(xiàn)線(xiàn)寬在幾十納米級(jí)別的圖形轉(zhuǎn)移。對(duì)于一些關(guān)鍵層的金屬布線(xiàn)，DUV光刻可以實(shí)現(xiàn)線(xiàn)寬為32nm或更小的圖形轉(zhuǎn)移，滿(mǎn)足了3DNAND中中等分辨率的布線(xiàn)需求。然而，隨著3DNAND技術(shù)向更高層數(shù)和更小尺寸發(fā)展，DUV光刻的分辨率逐漸接近其物理極限。極紫外光刻（EUV）技術(shù)應(yīng)運(yùn)而生，其波長(zhǎng)僅為13.5nm。EUV光刻具有更高的分辨率，能夠?qū)崿F(xiàn)線(xiàn)寬在10nm以下的圖形轉(zhuǎn)移，為實(shí)現(xiàn)更高密度的金屬布線(xiàn)提供了可能。三星等公司已經(jīng)在其先進(jìn)的3DNAND制造工藝中引入了EUV光刻技術(shù)，用于制造關(guān)鍵層的金屬互連結(jié)構(gòu)，顯著提高了芯片的集成度和性能。自對(duì)準(zhǔn)雙重圖案化（SADP）、自對(duì)準(zhǔn)四重圖案化（SAQP）等技術(shù)也在3DNAND后段金屬互連工藝中得到應(yīng)用。這些技術(shù)通過(guò)多次光刻和蝕刻步驟，利用自對(duì)準(zhǔn)的原理，在不降低光刻分辨率的前提下，實(shí)現(xiàn)了更小尺寸的金屬線(xiàn)寬和間距。在SADP工藝中，首先通過(guò)光刻形成一組圖形，然后通過(guò)沉積和蝕刻等工藝，在原圖形的兩側(cè)自對(duì)準(zhǔn)地形成另外一組圖形，從而實(shí)現(xiàn)了線(xiàn)寬和間距的加倍縮小。這些技術(shù)的應(yīng)用，有效地緩解了光刻分辨率的限制，滿(mǎn)足了3DNAND不斷增長(zhǎng)的高密度布線(xiàn)需求。蝕刻是去除晶圓表面不需要的材料，形成精確的金屬互連結(jié)構(gòu)的關(guān)鍵工藝。在3DNAND后段金屬互連工藝中，蝕刻技術(shù)需要具備高精度、高選擇性和高深寬比的蝕刻能力。反應(yīng)離子蝕刻（RIE）是一種常用的干法蝕刻技術(shù)，它利用等離子體中的離子和活性自由基與晶圓表面的材料發(fā)生化學(xué)反應(yīng)，從而實(shí)現(xiàn)材料的去除。在RIE過(guò)程中，通過(guò)精確控制等離子體的參數(shù)，如離子能量、離子通量、氣體組成等，可以實(shí)現(xiàn)對(duì)不同材料的高精度蝕刻。對(duì)于金屬層和介質(zhì)層的蝕刻，RIE可以精確控制蝕刻的深度和側(cè)壁的垂直度，確保金屬互連結(jié)構(gòu)的尺寸精度和形狀完整性。電感耦合等離子體蝕刻（ICP）是另一種重要的干法蝕刻技術(shù)，它通過(guò)電感耦合產(chǎn)生高密度的等離子體，提高了蝕刻速率和蝕刻的均勻性。在3DNAND制造中，ICP常用于高深寬比結(jié)構(gòu)的蝕刻，如多層金屬互連中的過(guò)孔蝕刻。由于3DNAND中過(guò)孔的深寬比不斷增加，ICP能夠在保證蝕刻精度的同時(shí)，快速去除大量的材料，提高了生產(chǎn)效率。在蝕刻過(guò)程中，對(duì)蝕刻的選擇性要求也非常高。需要確保在蝕刻目標(biāo)材料時(shí)，盡量減少對(duì)周?chē)渌牧系膿p傷。在蝕刻金屬層時(shí)，要避免對(duì)相鄰的介質(zhì)層造成過(guò)度蝕刻，影響金屬互連的絕緣性能。通過(guò)優(yōu)化蝕刻氣體的組成和蝕刻工藝參數(shù)，可以提高蝕刻的選擇性，確保金屬互連結(jié)構(gòu)的質(zhì)量和可靠性。薄膜沉積是在晶圓表面形成各種金屬和介質(zhì)薄膜的工藝，這些薄膜是構(gòu)成金屬互連結(jié)構(gòu)的重要組成部分。物理氣相沉積（PVD）是一種常用的薄膜沉積技術(shù)，它通過(guò)物理方法，如蒸發(fā)、濺射等，將金屬原子或分子蒸發(fā)到晶圓表面，然后沉積形成薄膜。在3DNAND后段金屬互連工藝中，PVD常用于沉積金屬種子層，為后續(xù)的金屬電鍍提供良好的導(dǎo)電基礎(chǔ)。通過(guò)濺射的方式，可以在晶圓表面均勻地沉積一層銅種子層，其厚度可以精確控制在幾十納米到幾百納米之間?；瘜W(xué)氣相沉積（CVD）則是利用氣態(tài)的化學(xué)物質(zhì)在晶圓表面發(fā)生化學(xué)反應(yīng)，生成固態(tài)的薄膜。CVD可以用于沉積各種金屬和介質(zhì)薄膜，如金屬鎢薄膜和低介電常數(shù)的介質(zhì)薄膜。在沉積金屬鎢薄膜時(shí)，通過(guò)CVD技術(shù)可以在高深寬比的結(jié)構(gòu)中實(shí)現(xiàn)良好的填充，確保金屬互連的導(dǎo)電性。原子層沉積（ALD）是一種基于原子層反應(yīng)的薄膜沉積技術(shù)，它能夠?qū)崿F(xiàn)原子級(jí)別的薄膜生長(zhǎng)控制，具有極高的薄膜均勻性和致密性。在3DNAND后段金屬互連工藝中，ALD常用于沉積高質(zhì)量的金屬薄膜和介質(zhì)薄膜，如用于金屬擴(kuò)散阻擋層的氮化鈦（TiN）薄膜。通過(guò)ALD技術(shù)沉積的TiN薄膜，具有優(yōu)異的阻擋金屬原子擴(kuò)散的性能，能夠有效提高金屬互連的可靠性。在薄膜沉積過(guò)程中，對(duì)薄膜的質(zhì)量要求非常嚴(yán)格。薄膜的厚度均勻性、致密性、結(jié)晶質(zhì)量等都會(huì)影響金屬互連的性能。需要精確控制沉積工藝參數(shù)，如溫度、壓力、氣體流量等，以確保薄膜的質(zhì)量滿(mǎn)足要求。金屬填充是在后段金屬互連工藝中，將金屬材料填充到光刻和蝕刻形成的溝槽和過(guò)孔中，實(shí)現(xiàn)電氣連接的關(guān)鍵步驟。在3DNAND中，隨著金屬互連結(jié)構(gòu)的尺寸不斷縮小和深寬比的增加，對(duì)金屬填充的質(zhì)量和完整性提出了更高的要求。電鍍是一種常用的金屬填充技術(shù)，它通過(guò)在電場(chǎng)的作用下，將金屬離子從電解液中沉積到晶圓表面的溝槽和過(guò)孔中。在電鍍過(guò)程中，需要確保金屬離子能夠均勻地填充到高深寬比的結(jié)構(gòu)中，避免出現(xiàn)空洞和縫隙。通過(guò)優(yōu)化電鍍液的組成、電流密度、電鍍時(shí)間等參數(shù)，可以實(shí)現(xiàn)高質(zhì)量的金屬填充。對(duì)于深寬比較大的過(guò)孔，采用脈沖電鍍技術(shù)可以改善金屬填充的效果，減少空洞的形成。化學(xué)鍍也是一種金屬填充方法，它利用化學(xué)反應(yīng)在晶圓表面沉積金屬?；瘜W(xué)鍍不需要外加電場(chǎng)，適用于一些對(duì)電場(chǎng)敏感的結(jié)構(gòu)。在某些特殊的金屬互連結(jié)構(gòu)中，化學(xué)鍍可以實(shí)現(xiàn)均勻的金屬填充，提高金屬互連的可靠性。在金屬填充后，還需要進(jìn)行化學(xué)機(jī)械平坦化（CMP）工藝，去除多余的金屬材料，使晶圓表面達(dá)到平整的狀態(tài)，以便進(jìn)行后續(xù)的工藝步驟。CMP工藝通過(guò)使用研磨墊和化學(xué)研磨液，在機(jī)械研磨和化學(xué)腐蝕的共同作用下，將金屬表面研磨平整。在CMP過(guò)程中，需要精確控制研磨的速率和均勻性，以避免對(duì)金屬互連結(jié)構(gòu)造成損傷。三、3DNAND后段金屬互連工藝關(guān)鍵技術(shù)3.1光刻技術(shù)在金屬互連中的應(yīng)用3.1.1EUV光刻技術(shù)的原理與優(yōu)勢(shì)極紫外光刻（EUV光刻）技術(shù)作為光刻領(lǐng)域的前沿技術(shù)，在3DNAND后段金屬互連工藝中展現(xiàn)出獨(dú)特的優(yōu)勢(shì)，為實(shí)現(xiàn)更高密度的金屬布線(xiàn)和更小尺寸的存儲(chǔ)單元提供了關(guān)鍵支撐。其原理基于極紫外光的特性，通過(guò)復(fù)雜的光學(xué)系統(tǒng)實(shí)現(xiàn)高精度的圖案化轉(zhuǎn)移。EUV光刻利用波長(zhǎng)為13.5nm的極紫外光作為光源，相較于傳統(tǒng)的深紫外光刻（DUV，波長(zhǎng)一般在193nm左右），極短的波長(zhǎng)使得EUV光刻能夠突破傳統(tǒng)光刻的分辨率限制，實(shí)現(xiàn)更高分辨率的圖案化。根據(jù)瑞利判據(jù)，光刻分辨率（R）與光源波長(zhǎng)（λ）、光學(xué)系統(tǒng)的數(shù)值孔徑（NA）以及工藝因子（k1）有關(guān)，公式為R=k1*λ/NA。在相同的數(shù)值孔徑和工藝因子條件下，光源波長(zhǎng)越短，光刻分辨率越高。由于EUV光刻的波長(zhǎng)僅為DUV光刻的約1/14，理論上其能夠?qū)崿F(xiàn)的分辨率遠(yuǎn)高于DUV光刻，為實(shí)現(xiàn)更小線(xiàn)寬的金屬布線(xiàn)提供了可能。在3DNAND后段金屬互連工藝中，EUV光刻可以將金屬布線(xiàn)的線(xiàn)寬縮小至10nm以下，這對(duì)于提高存儲(chǔ)密度和芯片性能具有重要意義。EUV光刻的曝光過(guò)程是一個(gè)復(fù)雜而精密的過(guò)程。首先，需要產(chǎn)生高功率的極紫外光源。目前主流的EUV光源采用高功率激光驅(qū)動(dòng)的等離子體光源（LPP）技術(shù)。在LPP光源中，通過(guò)高能量的激光脈沖照射錫（Sn）液滴靶材，使錫液滴瞬間蒸發(fā)并電離，形成高溫等離子體。在等離子體的退激過(guò)程中，會(huì)輻射出波長(zhǎng)為13.5nm的極紫外光。這些極紫外光經(jīng)過(guò)一系列復(fù)雜的光學(xué)系統(tǒng)進(jìn)行收集、聚焦和準(zhǔn)直，然后照射到反射掩模上。與傳統(tǒng)的透射掩模不同，EUV光刻使用的是反射掩模，因?yàn)闃O紫外光在傳統(tǒng)的透射材料中會(huì)被強(qiáng)烈吸收，無(wú)法實(shí)現(xiàn)有效的透射。反射掩模通常由多層鉬（Mo）和硅（Si）交替沉積而成，形成周期性的多層薄膜結(jié)構(gòu)。這種結(jié)構(gòu)利用了光的干涉原理，對(duì)13.5nm的極紫外光具有高反射率。極紫外光在反射掩模上反射后，通過(guò)投影光學(xué)系統(tǒng)將掩模上的圖案成像到涂有光刻膠的晶圓表面。光刻膠在極紫外光的照射下發(fā)生化學(xué)反應(yīng)，經(jīng)過(guò)顯影等后續(xù)工藝步驟，將掩模上的圖案精確地轉(zhuǎn)移到晶圓表面，為后續(xù)的金屬互連工藝提供高精度的圖形模板。EUV光刻技術(shù)在3DNAND后段金屬互連工藝中具有多方面的優(yōu)勢(shì)。EUV光刻能夠顯著提高金屬布線(xiàn)的集成度。隨著3DNAND技術(shù)的發(fā)展，對(duì)存儲(chǔ)密度的要求不斷提高，這就需要在有限的芯片面積內(nèi)實(shí)現(xiàn)更多的存儲(chǔ)單元和更復(fù)雜的金屬互連結(jié)構(gòu)。EUV光刻的高分辨率特性使得金屬布線(xiàn)的線(xiàn)寬和間距能夠進(jìn)一步縮小，從而可以在相同的芯片面積內(nèi)實(shí)現(xiàn)更高密度的布線(xiàn)，提高存儲(chǔ)單元的數(shù)量和存儲(chǔ)密度。三星在其先進(jìn)的3DNAND制造工藝中引入EUV光刻技術(shù)后，成功實(shí)現(xiàn)了更精細(xì)的金屬布線(xiàn)，使得芯片的存儲(chǔ)密度得到了顯著提升。EUV光刻有助于提高芯片的性能。更小的金屬線(xiàn)寬和間距可以減少信號(hào)傳輸路徑中的電阻、電容和電感等寄生參數(shù)，從而降低信號(hào)傳輸延遲和能量損耗，提高芯片的讀寫(xiě)速度和數(shù)據(jù)處理能力。在高速數(shù)據(jù)傳輸中，信號(hào)延遲的降低對(duì)于提高芯片的整體性能至關(guān)重要。EUV光刻還可以提高光刻工藝的效率。由于EUV光刻能夠?qū)崿F(xiàn)更高分辨率的圖案化，對(duì)于一些復(fù)雜的金屬互連結(jié)構(gòu)，不再需要像DUV光刻那樣采用多次曝光和復(fù)雜的多重圖案化技術(shù)，從而簡(jiǎn)化了光刻工藝步驟，減少了光刻時(shí)間，提高了生產(chǎn)效率。3.1.2光刻技術(shù)面臨的挑戰(zhàn)及應(yīng)對(duì)策略盡管EUV光刻技術(shù)在3DNAND后段金屬互連工藝中展現(xiàn)出巨大的潛力，但在實(shí)際應(yīng)用中仍面臨諸多挑戰(zhàn)，需要通過(guò)一系列創(chuàng)新的應(yīng)對(duì)策略來(lái)克服。EUV光刻面臨的一個(gè)主要挑戰(zhàn)是光源功率較低。雖然LPP光源能夠產(chǎn)生極紫外光，但目前其輸出功率仍相對(duì)有限，難以滿(mǎn)足大規(guī)模生產(chǎn)的需求。低功率的光源導(dǎo)致曝光時(shí)間較長(zhǎng)，降低了生產(chǎn)效率，增加了生產(chǎn)成本。為了提高光源功率，研究人員不斷探索新的技術(shù)方案。通過(guò)優(yōu)化激光與靶材的相互作用過(guò)程，提高等離子體的產(chǎn)生效率和極紫外光的輻射效率。采用更高效的激光系統(tǒng)和更優(yōu)質(zhì)的靶材，以增加極紫外光的輸出功率。一些研究致力于開(kāi)發(fā)新型的光源技術(shù)，如基于同步輻射的EUV光源，雖然目前仍處于研究階段，但有望在未來(lái)提供更高功率的極紫外光。光刻膠性能不足也是EUV光刻面臨的重要挑戰(zhàn)之一。EUV光刻膠需要對(duì)極紫外光具有高靈敏度，以確保在短時(shí)間的曝光下能夠發(fā)生有效的化學(xué)反應(yīng)。同時(shí)，還需要具備高分辨率和低粗糙度的特性，以保證光刻圖案的精度和質(zhì)量。目前的光刻膠在這些方面仍存在一定的不足。一些光刻膠在EUV曝光下容易產(chǎn)生較大的粗糙度，影響金屬布線(xiàn)的精度和性能。為了改善光刻膠的性能，研究人員從材料設(shè)計(jì)和工藝優(yōu)化等方面入手。開(kāi)發(fā)新型的光刻膠材料，通過(guò)調(diào)整光刻膠的化學(xué)結(jié)構(gòu)和組成，提高其對(duì)極紫外光的吸收效率和反應(yīng)活性。在光刻膠的制備工藝中，采用先進(jìn)的納米技術(shù)，如納米顆粒摻雜、分子自組裝等，來(lái)改善光刻膠的微觀結(jié)構(gòu)，降低粗糙度，提高分辨率。還可以通過(guò)優(yōu)化光刻工藝參數(shù)，如曝光劑量、顯影時(shí)間和溫度等，來(lái)進(jìn)一步提高光刻膠的性能。EUV光刻中的光學(xué)系統(tǒng)也面臨著諸多挑戰(zhàn)。由于極紫外光的波長(zhǎng)極短，對(duì)光學(xué)系統(tǒng)的精度和表面質(zhì)量要求極高。光學(xué)元件的微小缺陷或表面粗糙度都可能導(dǎo)致光的散射和吸收，影響光刻的分辨率和圖案質(zhì)量。極紫外光在反射掩模和投影光學(xué)系統(tǒng)中的反射和折射過(guò)程中，會(huì)產(chǎn)生一定的能量損失，進(jìn)一步降低了到達(dá)光刻膠表面的光強(qiáng)。為了應(yīng)對(duì)這些挑戰(zhàn)，在光學(xué)系統(tǒng)的設(shè)計(jì)和制造中采用了一系列先進(jìn)的技術(shù)。在反射掩模的制造中，采用高精度的納米加工技術(shù)，如電子束光刻、原子力顯微鏡加工等，來(lái)確保掩模表面的平整度和圖案精度。對(duì)投影光學(xué)系統(tǒng)進(jìn)行優(yōu)化設(shè)計(jì)，采用特殊的光學(xué)材料和涂層，減少光的散射和吸收，提高光的傳輸效率。還可以通過(guò)實(shí)時(shí)監(jiān)測(cè)和反饋控制技術(shù)，對(duì)光學(xué)系統(tǒng)的性能進(jìn)行實(shí)時(shí)監(jiān)測(cè)和調(diào)整，確保光刻過(guò)程的穩(wěn)定性和可靠性。在EUV光刻工藝中，還面臨著環(huán)境控制的挑戰(zhàn)。極紫外光容易被空氣中的氧氣、水蒸氣等分子吸收，因此需要在高真空環(huán)境下進(jìn)行光刻。高真空環(huán)境的維持增加了設(shè)備的復(fù)雜性和成本。光刻過(guò)程中產(chǎn)生的污染物，如光刻膠殘?jiān)?、金屬離子等，可能會(huì)對(duì)光學(xué)系統(tǒng)和光刻圖案造成污染，影響光刻質(zhì)量。為了解決這些問(wèn)題，采用特殊的氣體處理技術(shù)，如使用高純度的惰性氣體對(duì)光刻環(huán)境進(jìn)行保護(hù)，減少空氣中雜質(zhì)對(duì)極紫外光的吸收。在光刻設(shè)備中設(shè)置高效的污染物捕獲和清除系統(tǒng)，及時(shí)清除光刻過(guò)程中產(chǎn)生的污染物，保持光刻環(huán)境的清潔。針對(duì)EUV光刻技術(shù)面臨的挑戰(zhàn)，還可以采用一些創(chuàng)新的工藝技術(shù)作為應(yīng)對(duì)策略。區(qū)域選擇性沉積（ASD）技術(shù)可以在特定的區(qū)域選擇性地沉積光刻膠或其他材料，減少不必要的光刻步驟，提高光刻效率和精度。通過(guò)控制沉積過(guò)程中的物理和化學(xué)條件，實(shí)現(xiàn)對(duì)特定區(qū)域的精確沉積。在金屬互連結(jié)構(gòu)的光刻中，利用ASD技術(shù)可以在需要布線(xiàn)的區(qū)域選擇性地沉積光刻膠，然后進(jìn)行曝光和顯影，避免了在不需要的區(qū)域進(jìn)行光刻，從而減少了光刻膠的使用量和光刻時(shí)間，同時(shí)提高了光刻圖案的精度。自對(duì)準(zhǔn)多重圖案化技術(shù)（SAMP）也是一種有效的應(yīng)對(duì)策略。該技術(shù)結(jié)合了自對(duì)準(zhǔn)和多重圖案化的原理，通過(guò)多次光刻和蝕刻步驟，在不依賴(lài)于高分辨率光刻的情況下，實(shí)現(xiàn)更小尺寸的金屬線(xiàn)寬和間距。在SAMP工藝中，首先通過(guò)光刻形成一組較大尺寸的圖案，然后通過(guò)自對(duì)準(zhǔn)的方式，在原圖案的兩側(cè)或周?chē)纬深~外的圖案，通過(guò)多次重復(fù)這一過(guò)程，實(shí)現(xiàn)了線(xiàn)寬和間距的加倍縮小。這種技術(shù)可以在現(xiàn)有光刻技術(shù)的基礎(chǔ)上，進(jìn)一步提高金屬布線(xiàn)的密度，同時(shí)降低了對(duì)EUV光刻技術(shù)的依賴(lài)程度。3.2蝕刻技術(shù)與金屬互連結(jié)構(gòu)形成3.2.1等離子蝕刻技術(shù)原理與分類(lèi)在3DNAND后段金屬互連工藝中，蝕刻技術(shù)是構(gòu)建精確金屬互連結(jié)構(gòu)的關(guān)鍵環(huán)節(jié)，而等離子蝕刻技術(shù)因其高效、精確的特點(diǎn)成為主流的蝕刻方法。等離子蝕刻技術(shù)的核心原理是利用等離子體與材料表面發(fā)生化學(xué)反應(yīng)和物理作用，從而實(shí)現(xiàn)對(duì)材料的精確去除。等離子體是一種高度電離的氣體，由電子、離子、中性原子和分子以及自由基等組成。在等離子蝕刻過(guò)程中，首先需要產(chǎn)生等離子體。通常采用射頻（RF）電源或微波電源來(lái)激發(fā)反應(yīng)氣體，使其電離形成等離子體。當(dāng)反應(yīng)氣體（如CF?、Cl?、BCl?等）被引入到蝕刻腔室中，并在射頻電場(chǎng)或微波電場(chǎng)的作用下，氣體分子中的電子獲得足夠的能量，從分子中脫離出來(lái)，形成自由電子和正離子。這些自由電子在電場(chǎng)中被加速，與其他氣體分子發(fā)生碰撞，進(jìn)一步電離更多的氣體分子，從而形成等離子體。等離子蝕刻過(guò)程主要包括化學(xué)蝕刻和物理蝕刻兩種機(jī)制。化學(xué)蝕刻是基于等離子體中的活性自由基與材料表面原子發(fā)生化學(xué)反應(yīng)，形成揮發(fā)性的產(chǎn)物，然后通過(guò)抽氣系統(tǒng)將其排出蝕刻腔室。在使用CF?作為蝕刻氣體時(shí)，等離子體中會(huì)產(chǎn)生CF?、F等活性自由基。當(dāng)這些活性自由基與硅材料表面接觸時(shí)，會(huì)發(fā)生化學(xué)反應(yīng)，如Si+4F→SiF?↑，生成的SiF?是一種氣態(tài)物質(zhì)，很容易被抽氣系統(tǒng)抽出，從而實(shí)現(xiàn)對(duì)硅材料的蝕刻?；瘜W(xué)蝕刻具有較高的選擇性，能夠在不同材料之間實(shí)現(xiàn)良好的蝕刻選擇性，即只蝕刻目標(biāo)材料，而對(duì)其他不需要蝕刻的材料影響較小。在蝕刻金屬層時(shí)，可以通過(guò)選擇合適的蝕刻氣體和工藝參數(shù)，實(shí)現(xiàn)對(duì)金屬層的精確蝕刻，而不損傷周?chē)慕橘|(zhì)層。物理蝕刻則主要依賴(lài)于等離子體中的離子在電場(chǎng)作用下獲得較高的能量，然后轟擊材料表面，通過(guò)物理碰撞將材料表面的原子濺射出來(lái)，從而實(shí)現(xiàn)材料的去除。在物理蝕刻過(guò)程中，離子的能量和入射角對(duì)蝕刻效果有重要影響。較高能量的離子能夠更有效地濺射材料表面的原子，但同時(shí)也可能會(huì)對(duì)材料表面造成較大的損傷。通過(guò)控制離子的能量和入射角，可以實(shí)現(xiàn)對(duì)蝕刻速率和蝕刻方向的控制。采用傾斜的電場(chǎng)或磁場(chǎng)，可以使離子以特定的角度轟擊材料表面，從而實(shí)現(xiàn)各向異性蝕刻，即只在特定方向上進(jìn)行蝕刻，形成精確的圖案結(jié)構(gòu)。根據(jù)等離子體產(chǎn)生方式和蝕刻機(jī)制的不同，等離子蝕刻技術(shù)可以分為多種類(lèi)型，其中常見(jiàn)的有電容性等離子體蝕刻（CapacitivelyCoupledPlasmaEtching，CCP）和電感性等離子體蝕刻（InductivelyCoupledPlasmaEtching，ICP）。電容性等離子體蝕刻（CCP）是一種較為傳統(tǒng)的等離子蝕刻技術(shù)，它通過(guò)在平行板電極之間施加射頻電壓來(lái)產(chǎn)生等離子體。在CCP系統(tǒng)中，上下兩個(gè)平行板電極之間形成一個(gè)電容，當(dāng)射頻電壓施加在電極上時(shí)，在電極之間產(chǎn)生交變電場(chǎng)。反應(yīng)氣體在交變電場(chǎng)的作用下被電離，形成等離子體。等離子體中的離子和電子在電場(chǎng)作用下分別向相反的電極運(yùn)動(dòng)，與電極表面的材料發(fā)生反應(yīng)，實(shí)現(xiàn)蝕刻過(guò)程。CCP的優(yōu)點(diǎn)是設(shè)備結(jié)構(gòu)相對(duì)簡(jiǎn)單，成本較低。由于其等離子體密度較低，離子能量相對(duì)較低，蝕刻速率相對(duì)較慢。在一些對(duì)蝕刻速率要求不高，但對(duì)蝕刻選擇性和均勻性要求較高的場(chǎng)合，CCP仍然被廣泛應(yīng)用。在蝕刻一些對(duì)表面損傷較為敏感的材料時(shí)，CCP可以通過(guò)精確控制等離子體參數(shù)，實(shí)現(xiàn)對(duì)材料的溫和蝕刻，減少表面損傷。電感性等離子體蝕刻（ICP）則是通過(guò)電感耦合的方式產(chǎn)生高密度的等離子體。在ICP系統(tǒng)中，射頻功率通過(guò)一個(gè)螺旋狀的線(xiàn)圈耦合到蝕刻腔室中，產(chǎn)生一個(gè)交變的磁場(chǎng)。這個(gè)交變磁場(chǎng)在蝕刻腔室內(nèi)感應(yīng)出一個(gè)環(huán)形的電場(chǎng)，使得腔室內(nèi)的氣體電離形成等離子體。由于ICP能夠產(chǎn)生高密度的等離子體，離子密度比CCP高幾個(gè)數(shù)量級(jí)，因此ICP具有更高的蝕刻速率。高密度的等離子體還使得ICP在高深寬比結(jié)構(gòu)的蝕刻中表現(xiàn)出色。在3DNAND后段金屬互連工藝中，需要蝕刻出高深寬比的過(guò)孔和溝槽結(jié)構(gòu)，ICP能夠在保證蝕刻精度的同時(shí)，快速去除大量的材料，提高生產(chǎn)效率。由于ICP的等離子體密度高，離子能量分布相對(duì)較寬，在蝕刻過(guò)程中可能會(huì)對(duì)材料表面造成一定的損傷。為了減少損傷，通常需要對(duì)ICP的工藝參數(shù)進(jìn)行精細(xì)控制，如調(diào)整射頻功率、氣體流量、氣壓等。3.2.2高縱橫比蝕刻在3DNAND中的關(guān)鍵作用與挑戰(zhàn)在3DNAND技術(shù)中，隨著堆疊層數(shù)的不斷增加，為了實(shí)現(xiàn)各層之間的電氣連接，需要在芯片中形成高深寬比的通孔和溝槽等結(jié)構(gòu)。高縱橫比蝕刻技術(shù)在3DNAND后段金屬互連工藝中起著關(guān)鍵作用，它直接影響著金屬互連的質(zhì)量和性能，進(jìn)而決定了3DNAND芯片的整體性能和可靠性。高縱橫比蝕刻對(duì)于構(gòu)建3DNAND的垂直互連結(jié)構(gòu)至關(guān)重要。在多層堆疊的3DNAND中，各層存儲(chǔ)單元需要通過(guò)垂直的通孔與位線(xiàn)、字線(xiàn)以及外圍電路相連。這些通孔的深寬比通常非常高，隨著堆疊層數(shù)的增加，深寬比還在不斷增大。對(duì)于128層的3DNAND芯片，通孔的深寬比可能達(dá)到50:1甚至更高。高縱橫比蝕刻技術(shù)能夠精確地在多層結(jié)構(gòu)中蝕刻出這些高深寬比的通孔，確保各層之間的電氣連接準(zhǔn)確無(wú)誤。如果蝕刻過(guò)程中出現(xiàn)偏差，如通孔未完全打通、側(cè)壁不垂直等問(wèn)題，將會(huì)導(dǎo)致電氣連接不良，影響芯片的讀寫(xiě)性能，甚至使芯片無(wú)法正常工作。高縱橫比蝕刻還對(duì)提高3DNAND的存儲(chǔ)密度起著重要作用。通過(guò)精確控制蝕刻工藝，可以在有限的芯片面積內(nèi)實(shí)現(xiàn)更高密度的金屬布線(xiàn)。在蝕刻溝槽結(jié)構(gòu)時(shí)，能夠精確控制溝槽的寬度和深度，使得金屬布線(xiàn)可以更加緊密地排列，從而增加了單位面積內(nèi)的存儲(chǔ)單元數(shù)量，提高了存儲(chǔ)密度。在先進(jìn)的3DNAND芯片中，通過(guò)高縱橫比蝕刻技術(shù)，可以實(shí)現(xiàn)金屬線(xiàn)寬小于10nm的高密度布線(xiàn)，為提高存儲(chǔ)密度提供了有力支持。高縱橫比蝕刻在3DNAND中面臨著諸多挑戰(zhàn)。蝕刻不完全是一個(gè)常見(jiàn)的問(wèn)題。在高深寬比的結(jié)構(gòu)中，由于等離子體中的活性粒子在向下擴(kuò)散過(guò)程中會(huì)與側(cè)壁發(fā)生碰撞，導(dǎo)致活性粒子的濃度逐漸降低，從而使得底部的蝕刻速率變慢，容易出現(xiàn)蝕刻不完全的情況。在蝕刻深孔時(shí)，底部可能會(huì)殘留部分未蝕刻的材料，形成所謂的“底切”現(xiàn)象。這不僅會(huì)影響金屬填充的質(zhì)量，導(dǎo)致金屬互連的電阻增加，還可能會(huì)影響芯片的可靠性。為了解決蝕刻不完全的問(wèn)題，研究人員采用了多種方法。通過(guò)優(yōu)化蝕刻氣體的組成和流量，增加等離子體中活性粒子的濃度和擴(kuò)散能力。在蝕刻氣體中添加一些促進(jìn)擴(kuò)散的氣體，如He氣，可以改善活性粒子在高深寬比結(jié)構(gòu)中的擴(kuò)散性能，提高底部的蝕刻速率。采用脈沖蝕刻技術(shù)，周期性地改變蝕刻條件，如射頻功率、氣體流量等，使得活性粒子能夠更好地到達(dá)底部，減少蝕刻不完全的情況。通孔變形也是高縱橫比蝕刻中需要解決的難題。在蝕刻過(guò)程中，由于等離子體對(duì)側(cè)壁的轟擊作用，可能會(huì)導(dǎo)致側(cè)壁出現(xiàn)一定程度的變形。這種變形在高深寬比的通孔中尤為明顯，可能會(huì)影響金屬填充的均勻性和完整性。如果通孔側(cè)壁變形過(guò)大，金屬在填充過(guò)程中可能會(huì)出現(xiàn)空洞或縫隙，降低金屬互連的可靠性。為了減少通孔變形，需要精確控制蝕刻過(guò)程中的離子能量和入射角。通過(guò)調(diào)整射頻電場(chǎng)和磁場(chǎng)的參數(shù)，使得離子以合適的角度和能量轟擊側(cè)壁，減少對(duì)側(cè)壁的損傷。采用一些側(cè)壁保護(hù)技術(shù)，如在蝕刻過(guò)程中引入側(cè)壁保護(hù)氣體，在側(cè)壁表面形成一層保護(hù)膜，減少等離子體對(duì)側(cè)壁的轟擊。高縱橫比蝕刻還面臨著蝕刻均勻性的挑戰(zhàn)。在大面積的晶圓上，由于等離子體的分布不均勻，可能會(huì)導(dǎo)致不同區(qū)域的蝕刻速率存在差異，從而影響蝕刻的均勻性。這種不均勻性在高深寬比結(jié)構(gòu)的蝕刻中會(huì)進(jìn)一步放大，導(dǎo)致不同位置的通孔或溝槽尺寸不一致。為了提高蝕刻均勻性，需要優(yōu)化蝕刻設(shè)備的設(shè)計(jì)，如改進(jìn)等離子體源的結(jié)構(gòu)，使等離子體在蝕刻腔室內(nèi)更加均勻地分布。采用實(shí)時(shí)監(jiān)測(cè)和反饋控制技術(shù)，對(duì)蝕刻過(guò)程中的參數(shù)進(jìn)行實(shí)時(shí)監(jiān)測(cè)和調(diào)整，確保不同區(qū)域的蝕刻條件一致。3.3薄膜沉積技術(shù)為金屬互連提供基礎(chǔ)3.3.1原子層沉積（ALD）技術(shù)特點(diǎn)與應(yīng)用原子層沉積（ALD）技術(shù)作為一種高精度的薄膜沉積技術(shù)，在3DNAND后段金屬互連工藝中發(fā)揮著不可或缺的作用。其獨(dú)特的基于原子層逐層沉積的原理，賦予了該技術(shù)諸多卓越的特點(diǎn)，使其在沉積阻擋層、種子層等關(guān)鍵環(huán)節(jié)展現(xiàn)出明顯優(yōu)勢(shì)。ALD技術(shù)的核心原理是基于表面自限制反應(yīng)。在ALD過(guò)程中，首先將第一種化學(xué)前驅(qū)體引入反應(yīng)室，前驅(qū)體分子在襯底表面發(fā)生化學(xué)吸附，形成單分子層。由于表面化學(xué)反應(yīng)的自限制特性，當(dāng)襯底表面被單分子層覆蓋后，前驅(qū)體分子無(wú)法繼續(xù)吸附，反應(yīng)自動(dòng)停止。接著，用惰性氣體（如氮?dú)饣驓鍤猓┐祾叻磻?yīng)室，清除未吸附的前驅(qū)體和副產(chǎn)物。隨后，引入第二種前驅(qū)體，它與已吸附的第一種前驅(qū)體分子發(fā)生化學(xué)反應(yīng)，生成所需的薄膜層，同時(shí)釋放出氣相副產(chǎn)物。通過(guò)不斷重復(fù)這一循環(huán)過(guò)程，每次循環(huán)僅沉積一個(gè)原子層，從而實(shí)現(xiàn)了原子級(jí)別的薄膜生長(zhǎng)控制。在沉積二氧化鈦（TiO?）薄膜時(shí)，通常使用鈦的有機(jī)化合物（如四氯化鈦TiCl?）和水（H?O）作為前驅(qū)體。首先，TiCl?分子被引入反應(yīng)室，在襯底表面發(fā)生化學(xué)吸附，形成一層TiCl?分子層。經(jīng)過(guò)惰性氣體吹掃后，引入H?O分子，H?O與已吸附的TiCl?分子發(fā)生反應(yīng)，生成TiO?薄膜層，并釋放出HCl氣體。通過(guò)精確控制循環(huán)次數(shù)，可以精確控制TiO?薄膜的厚度，實(shí)現(xiàn)原子級(jí)別的厚度控制。ALD技術(shù)具有高精度的薄膜厚度控制能力。由于每次循環(huán)僅沉積一個(gè)原子層，通過(guò)精確控制循環(huán)次數(shù)，可以實(shí)現(xiàn)對(duì)薄膜厚度的精準(zhǔn)控制。這種精確的厚度控制在3DNAND后段金屬互連工藝中至關(guān)重要。在沉積阻擋層時(shí)，需要精確控制阻擋層的厚度，以確保其既能有效阻擋金屬原子的擴(kuò)散，又不會(huì)影響金屬互連的電學(xué)性能。對(duì)于一些關(guān)鍵的金屬擴(kuò)散阻擋層，如氮化鈦（TiN）薄膜，其厚度通常需要精確控制在幾納米到幾十納米之間。ALD技術(shù)能夠通過(guò)精確的循環(huán)次數(shù)控制，滿(mǎn)足這種高精度的厚度要求，保證阻擋層的質(zhì)量和性能。ALD技術(shù)具有出色的薄膜均勻性和階梯覆蓋能力。無(wú)論襯底表面是平坦的還是具有復(fù)雜的三維結(jié)構(gòu)，ALD技術(shù)都能實(shí)現(xiàn)均勻的薄膜沉積。這是因?yàn)锳LD依賴(lài)于化學(xué)吸附，每個(gè)層面都能均勻吸附前驅(qū)體，并逐層沉積，不存在厚薄不均的現(xiàn)象。在3DNAND中，存在大量高深寬比的結(jié)構(gòu)，如垂直的通孔和溝槽等。ALD技術(shù)能夠在這些復(fù)雜結(jié)構(gòu)的表面實(shí)現(xiàn)100%的階梯覆蓋，確保在整個(gè)結(jié)構(gòu)上都能均勻地沉積薄膜。在沉積種子層時(shí)，需要確保種子層在高深寬比的通孔和溝槽表面均勻分布，為后續(xù)的金屬電鍍提供良好的基礎(chǔ)。ALD技術(shù)的出色階梯覆蓋能力能夠滿(mǎn)足這一要求，保證金屬電鍍的均勻性和質(zhì)量。ALD技術(shù)在3DNAND后段金屬互連工藝中主要應(yīng)用于沉積阻擋層和種子層。在金屬互連結(jié)構(gòu)中，阻擋層的作用是防止金屬原子的擴(kuò)散，保護(hù)周?chē)慕橘|(zhì)層和其他金屬層不受污染。TiN薄膜是一種常用的阻擋層材料，它具有良好的化學(xué)穩(wěn)定性和阻擋金屬原子擴(kuò)散的能力。通過(guò)ALD技術(shù)沉積的TiN薄膜，具有致密的結(jié)構(gòu)和優(yōu)異的阻擋性能，能夠有效防止銅等金屬原子的擴(kuò)散。在多層金屬互連中，TiN阻擋層可以阻止上層金屬中的銅原子擴(kuò)散到下層的介質(zhì)層中，從而保證金屬互連的可靠性和穩(wěn)定性。種子層則是為后續(xù)的金屬電鍍提供良好的成核位點(diǎn)和導(dǎo)電通路。在電鍍銅之前，通常需要先沉積一層銅種子層。ALD技術(shù)可以精確地在襯底表面沉積一層均勻的銅種子層，其厚度和質(zhì)量可以得到精確控制。均勻的銅種子層能夠促進(jìn)銅的電鍍過(guò)程，使銅能夠均勻地填充到溝槽和通孔中，提高金屬互連的導(dǎo)電性和可靠性。3.3.2化學(xué)氣相沉積（CVD）技術(shù)在金屬互連中的應(yīng)用化學(xué)氣相沉積（CVD）技術(shù)是一種利用氣態(tài)物質(zhì)在襯底表面發(fā)生化學(xué)反應(yīng)，生成固態(tài)薄膜的重要技術(shù)，在3DNAND后段金屬互連工藝中有著廣泛的應(yīng)用，主要用于填充金屬互連溝槽、形成絕緣層等關(guān)鍵環(huán)節(jié)，對(duì)構(gòu)建高質(zhì)量的金屬互連結(jié)構(gòu)起著重要作用。CVD技術(shù)的基本原理是將氣態(tài)的化學(xué)物質(zhì)（稱(chēng)為前驅(qū)體）引入到反應(yīng)室中，在一定的溫度、壓力和催化劑等條件下，前驅(qū)體在襯底表面發(fā)生化學(xué)反應(yīng)。這些化學(xué)反應(yīng)通常涉及分解、化合、置換等過(guò)程，通過(guò)這些反應(yīng)，前驅(qū)體中的原子或分子在襯底表面結(jié)合形成固態(tài)的薄膜。在沉積硅氧化物（SiO?）絕緣層時(shí)，常用的前驅(qū)體是硅烷（SiH?）和氧氣（O?）。在反應(yīng)室中，SiH?和O?在高溫和催化劑的作用下發(fā)生反應(yīng)：SiH?+2O?→SiO?+2H?O。硅烷分解產(chǎn)生硅原子，與氧氣反應(yīng)生成SiO?，這些SiO?在襯底表面沉積，逐漸形成SiO?絕緣層。在沉積金屬鎢（W）薄膜時(shí)，可以使用六氟化鎢（WF?）和氫氣（H?）作為前驅(qū)體。WF?在高溫下分解，釋放出鎢原子，氫氣則作為還原劑，將鎢原子還原成金屬鎢并沉積在襯底表面：WF?+3H?→W+6HF。CVD技術(shù)在填充金屬互連溝槽方面具有重要應(yīng)用。在3DNAND后段金屬互連工藝中，需要在光刻和蝕刻形成的溝槽中填充金屬，以實(shí)現(xiàn)電氣連接。CVD技術(shù)能夠通過(guò)精確控制反應(yīng)條件，使金屬原子在溝槽中均勻地沉積和生長(zhǎng)，實(shí)現(xiàn)良好的填充效果。對(duì)于高深寬比的溝槽，CVD技術(shù)可以通過(guò)優(yōu)化前驅(qū)體的擴(kuò)散和反應(yīng)速率，確保金屬能夠填充到溝槽的底部，避免出現(xiàn)空洞和縫隙。在沉積銅互連結(jié)構(gòu)時(shí)，CVD技術(shù)可以先在溝槽表面沉積一層銅種子層，然后通過(guò)化學(xué)氣相沉積的方式，使銅原子在種子層上逐漸生長(zhǎng)，填充整個(gè)溝槽。通過(guò)控制沉積過(guò)程中的溫度、壓力和氣體流量等參數(shù)，可以調(diào)節(jié)銅的生長(zhǎng)速率和填充均勻性，保證銅互連的質(zhì)量和導(dǎo)電性。CVD技術(shù)還廣泛應(yīng)用于形成絕緣層。在3DNAND中，絕緣層用于隔離不同的金屬層和存儲(chǔ)單元，防止漏電和信號(hào)干擾。CVD技術(shù)可以制備出高質(zhì)量的絕緣材料薄膜，如SiO?、Si?N?等。這些絕緣薄膜具有良好的絕緣性能、化學(xué)穩(wěn)定性和機(jī)械強(qiáng)度。SiO?絕緣層具有較低的介電常數(shù)，能夠有效減少金屬互連之間的電容，降低信號(hào)傳輸延遲。通過(guò)CVD技術(shù)沉積的SiO?絕緣層，其厚度和質(zhì)量可以精確控制，能夠滿(mǎn)足3DNAND對(duì)絕緣層的嚴(yán)格要求。在多層金屬互連結(jié)構(gòu)中，SiO?絕緣層可以將不同的金屬層隔開(kāi)，保證各金屬層之間的電氣隔離，提高金屬互連的可靠性。Si?N?絕緣層則具有較高的硬度和耐磨性，能夠保護(hù)金屬互連結(jié)構(gòu)免受外界環(huán)境的侵蝕。在一些需要高可靠性的應(yīng)用中，會(huì)采用SiO?和Si?N?復(fù)合的絕緣結(jié)構(gòu)，通過(guò)CVD技術(shù)分別沉積SiO?和Si?N?薄膜，形成具有良好絕緣性能和機(jī)械性能的復(fù)合絕緣層。3.4金屬填充技術(shù)實(shí)現(xiàn)電氣連接3.4.1銅互連技術(shù)的發(fā)展與現(xiàn)狀銅互連技術(shù)自20世紀(jì)90年代末被引入半導(dǎo)體制造領(lǐng)域以來(lái)，經(jīng)歷了從傳統(tǒng)制程到先進(jìn)制程的漫長(zhǎng)發(fā)展歷程，如今在3DNAND后段金屬互連中占據(jù)著重要地位，但也面臨著諸多挑戰(zhàn)。在早期的半導(dǎo)體制造中，鋁互連是主流技術(shù)。然而，隨著集成電路尺寸不斷縮小，鋁互連的高電阻特性導(dǎo)致信號(hào)傳輸延遲增加、功耗上升等問(wèn)題逐漸凸顯。1997年，IBM成功將銅互連技術(shù)應(yīng)用于半導(dǎo)體制造，開(kāi)啟了銅互連的時(shí)代。與鋁相比，銅具有更低的電阻率，約為1.7μΩ?cm，而鋁的電阻率約為2.7μΩ?cm，這使得銅互連能夠有效降低信號(hào)傳輸?shù)碾娮瑁瑴p少信號(hào)延遲和功耗。銅還具有更好的抗電遷移性能，能夠提高金屬互連的可靠性。隨著3DNAND技術(shù)的興起，對(duì)銅互連技術(shù)提出了更高的要求。在3DNAND后段金屬互連中，需要在多層結(jié)構(gòu)中實(shí)現(xiàn)高精度的銅填充，以確保各層之間的電氣連接穩(wěn)定可靠。為了滿(mǎn)足這一需求，大馬士革工藝成為銅互連的關(guān)鍵技術(shù)。大馬士革工藝通過(guò)先在介質(zhì)層中刻蝕出溝槽和過(guò)孔，然后進(jìn)行銅填充，最后通過(guò)化學(xué)機(jī)械平坦化（CMP）去除多余的銅，形成精確的金屬互連結(jié)構(gòu)。這種工藝能夠有效減少銅的損耗，提高銅互連的質(zhì)量和性能。在三星的3DNAND制造工藝中，采用大馬士革工藝實(shí)現(xiàn)了多層銅互連，提高了芯片的存儲(chǔ)密度和讀寫(xiě)速度。隨著3DNAND堆疊層數(shù)的不斷增加，銅互連技術(shù)也面臨著一系列挑戰(zhàn)。隨著金屬布線(xiàn)尺寸的縮小，銅的電阻逐漸增大，這是由于電子在銅導(dǎo)線(xiàn)中傳輸時(shí)，會(huì)與晶界、雜質(zhì)等發(fā)生散射，導(dǎo)致電阻增加。在納米尺度下，這種量子尺寸效應(yīng)更加明顯。當(dāng)銅導(dǎo)線(xiàn)的線(xiàn)寬縮小到10nm以下時(shí)，電阻可能會(huì)增加數(shù)倍，嚴(yán)重影響信號(hào)傳輸效率。為了應(yīng)對(duì)電阻增加的問(wèn)題，研究人員嘗試采用新型的銅合金材料，通過(guò)添加少量的其他元素，如鈧（Sc）、鋯（Zr）等，來(lái)改善銅的電學(xué)性能。這些合金元素可以細(xì)化銅的晶粒，減少晶界散射，從而降低電阻。采用表面處理技術(shù)，如在銅導(dǎo)線(xiàn)表面沉積一層低電阻的金屬薄膜，也可以有效降低電阻。隨著銅互連結(jié)構(gòu)的尺寸不斷縮小，電遷移問(wèn)題也變得更加嚴(yán)重。電遷移是指在電流的作用下，金屬原子沿著電子流動(dòng)的方向發(fā)生遷移，導(dǎo)致金屬互連結(jié)構(gòu)出現(xiàn)空洞或開(kāi)路等問(wèn)題。在3DNAND中，由于電流密度較高，電遷移問(wèn)題可能會(huì)導(dǎo)致金屬互連的可靠性下降，影響芯片的使用壽命。為了解決電遷移問(wèn)題，通常會(huì)在銅互連結(jié)構(gòu)中添加阻擋層，如氮化鈦（TiN）、氮化鉭（TaN）等，以阻止銅原子的擴(kuò)散。采用新型的金屬互連結(jié)構(gòu)設(shè)計(jì)，如雙大馬士革結(jié)構(gòu)中優(yōu)化過(guò)孔與導(dǎo)線(xiàn)的連接方式，減少電流集中點(diǎn)，也可以降低電遷移的風(fēng)險(xiǎn)。3.4.2新型金屬填充材料與技術(shù)探索為了應(yīng)對(duì)3DNAND后段金屬互連工藝中不斷出現(xiàn)的挑戰(zhàn)，研究人員積極探索新型金屬填充材料與技術(shù)，釕、鉬等新型金屬材料以及自底向上填充、無(wú)阻擋層沉積等新型填充技術(shù)展現(xiàn)出了潛在的應(yīng)用前景。釕作為一種新型金屬填充材料，具有諸多優(yōu)異的特性。釕的電阻率較低，約為7.5μΩ?cm，雖然略高于銅，但在微小間距的互連結(jié)構(gòu)中，其電阻性能表現(xiàn)出色。釕具有良好的化學(xué)穩(wěn)定性和抗電遷移性能。在高溫和高電流密度的環(huán)境下，釕的原子結(jié)構(gòu)相對(duì)穩(wěn)定，不易發(fā)生電遷移現(xiàn)象，這使得釕互連能夠在復(fù)雜的工作條件下保持較高的可靠性。釕在介電材料中的擴(kuò)散性較低，免去了高阻擋率屏障的需求，從而為電流提供更為順暢的流動(dòng)路徑。在多層金屬互連結(jié)構(gòu)中，釕與周?chē)慕橘|(zhì)材料兼容性良好，能夠有效減少界面處的電阻和漏電問(wèn)題。臺(tái)積電等公司對(duì)釕互連技術(shù)進(jìn)行了深入研究，發(fā)現(xiàn)釕在先進(jìn)制程的3DNAND中具有潛在的應(yīng)用價(jià)值，有望在未來(lái)替代部分銅互連結(jié)構(gòu)。鉬也是一種備受關(guān)注的新型金屬填充材料。鉬具有成本低和易于工藝集成的特性。與一些貴金屬相比，鉬的價(jià)格相對(duì)較低，這在大規(guī)模生產(chǎn)中能夠有效降低成本。鉬的晶體結(jié)構(gòu)和化學(xué)性質(zhì)使其能夠較好地與現(xiàn)有半導(dǎo)體制造工藝相兼容，便于在現(xiàn)有生產(chǎn)線(xiàn)中進(jìn)行應(yīng)用。鉬具有良好的導(dǎo)電性，其電阻率約為5.7μΩ?cm，在原子級(jí)別上的電阻表現(xiàn)也被認(rèn)為比鎢更為優(yōu)越。在先進(jìn)邏輯芯片中，鉬互連可以在相對(duì)低的溫度下實(shí)現(xiàn)沉積，為降低工藝成本和提高生產(chǎn)效率提供了可能性。英特爾等公司在鉬互連技術(shù)的研究上取得了一定進(jìn)展，探索了鉬在不同半導(dǎo)體器件中的應(yīng)用潛力。除了新型金屬材料，新型金屬填充技術(shù)也在不斷發(fā)展。自底向上填充技術(shù)是一種創(chuàng)新的填充方法，它通過(guò)精確控制金屬原子的沉積順序和生長(zhǎng)方式，從溝槽或過(guò)孔的底部開(kāi)始逐層填充金屬。這種技術(shù)能夠有效避免傳統(tǒng)填充方法中容易出現(xiàn)的空洞和縫隙問(wèn)題，提高金屬填充的質(zhì)量和完整性。在高深寬比的結(jié)構(gòu)中，自底向上填充技術(shù)可以確保金屬原子首先在底部成核并逐漸向上生長(zhǎng)，從而實(shí)現(xiàn)良好的填充效果。通過(guò)調(diào)整沉積過(guò)程中的物理和化學(xué)條件，如溫度、壓力、氣體流量等，可以精確控制金屬原子的沉積速率和生長(zhǎng)方向，實(shí)現(xiàn)高質(zhì)量的自底向上填充。無(wú)阻擋層沉積技術(shù)則是旨在去除傳統(tǒng)金屬互連結(jié)構(gòu)中的阻擋層，以減少電阻和提高信號(hào)傳輸效率。在傳統(tǒng)的銅互連結(jié)構(gòu)中，阻擋層（如TiN、TaN等）雖然能夠有效阻止銅原子的擴(kuò)散，但也增加了電阻和工藝復(fù)雜性。無(wú)阻擋層沉積技術(shù)通過(guò)采用新型的金屬材料或表面處理方法，使金屬本身具有良好的抗擴(kuò)散性能，從而無(wú)需額外的阻擋層。一些研究嘗試在銅表面形成一層自組裝的有機(jī)分子膜，這種膜能夠有效阻止銅原子的擴(kuò)散，同時(shí)具有較低的電阻。采用新型的金屬合金材料，通過(guò)優(yōu)化合金成分和結(jié)構(gòu)，使其自身具備抗擴(kuò)散能力，實(shí)現(xiàn)無(wú)阻擋層的金屬沉積。無(wú)阻擋層沉積技術(shù)不僅可以降低電阻，還可以簡(jiǎn)化工藝步驟，提高生產(chǎn)效率，具有廣闊的應(yīng)用前景。四、3DNAND后段金屬互連工藝存在的問(wèn)題4.1工藝復(fù)雜性導(dǎo)致的成本增加隨著3DNAND技術(shù)的不斷發(fā)展，其堆疊層數(shù)持續(xù)攀升，存儲(chǔ)密度不斷提高，這使得后段金屬互連工藝的復(fù)雜性呈指數(shù)級(jí)增長(zhǎng)，進(jìn)而導(dǎo)致了成本的顯著增加，對(duì)整個(gè)3DNAND產(chǎn)業(yè)的發(fā)展產(chǎn)生了多方面的影響。3DNAND后段金屬互連工藝的復(fù)雜性首先體現(xiàn)在其工藝步驟的繁多上。為了實(shí)現(xiàn)多層存儲(chǔ)單元之間以及存儲(chǔ)單元與外圍電路之間的精確電氣連接，需要進(jìn)行多次光刻、蝕刻、薄膜沉積和金屬填充等工藝步驟。在形成多層金屬互連結(jié)構(gòu)時(shí)，每一層金屬布線(xiàn)都需要通過(guò)光刻將設(shè)計(jì)好的電路圖案轉(zhuǎn)移到晶圓表面，然后通過(guò)蝕刻去除不需要的材料，形成精確的溝槽和過(guò)孔結(jié)構(gòu)。在蝕刻過(guò)程中，為了確保溝槽和過(guò)孔的尺寸精度和垂直度，需要精確控制蝕刻氣體的流量、壓力、射頻功率等參數(shù)。每一層金屬布線(xiàn)都需要進(jìn)行薄膜沉積，以形成金屬種子層、阻擋層和絕緣層等。在沉積金屬種子層時(shí)，需要精確控制沉積的厚度和均勻性，以確保后續(xù)金屬電鍍的質(zhì)量。在沉積阻擋層和絕緣層時(shí)，需要選擇合適的材料和工藝，以確保其具有良好的阻擋性能和絕緣性能。這些工藝步驟相互關(guān)聯(lián)，任何一個(gè)步驟出現(xiàn)偏差都可能影響整個(gè)金屬互連結(jié)構(gòu)的性能和可靠性，因此需要高度的工藝控制和精度。隨著堆疊層數(shù)的增加，需要處理的金屬互連層數(shù)量增多，工藝步驟的重復(fù)次數(shù)也相應(yīng)增加，這不僅增加了工藝的復(fù)雜性，還大大延長(zhǎng)了生產(chǎn)周期。從最初的24層3DNAND到如今的321層，工藝步驟的數(shù)量可能增加了數(shù)倍，生產(chǎn)周期也可能延長(zhǎng)了數(shù)周甚至數(shù)月。該工藝的技術(shù)難度也非常高，對(duì)設(shè)備和操作人員的要求極為苛刻。隨著3DNAND技術(shù)向更高層數(shù)和更小尺寸發(fā)展，對(duì)光刻分辨率、蝕刻精度、薄膜沉積均勻性等方面的要求越來(lái)越高。在光刻技術(shù)中，為了實(shí)現(xiàn)更小線(xiàn)寬的金屬布線(xiàn)，需要采用極紫外光刻（EUV）等先進(jìn)技術(shù)。EUV光刻技術(shù)的原理基于極紫外光的特性，通過(guò)復(fù)雜的光學(xué)系統(tǒng)實(shí)現(xiàn)高精度的圖案化轉(zhuǎn)移。其光源功率較低，光刻膠性能不足，光學(xué)系統(tǒng)面臨諸多挑戰(zhàn)，環(huán)境控制要求嚴(yán)格，這些問(wèn)題都增加了光刻工藝的難度和成本。在蝕刻技術(shù)中，為了實(shí)現(xiàn)高深寬比結(jié)構(gòu)的精確蝕刻，需要采用電感耦合等離子體蝕刻（ICP）等技術(shù)。ICP技術(shù)雖然能夠?qū)崿F(xiàn)高蝕刻速率和高深寬比結(jié)構(gòu)的蝕刻，但也存在等離子體對(duì)材料表面損傷較大、蝕刻均勻性難以控制等問(wèn)題。為了克服這些問(wèn)題，需要精確控制蝕刻工藝參數(shù)，如射頻功率、氣體流量、氣壓等，同時(shí)還需要采用一些先進(jìn)的蝕刻技術(shù)，如脈沖蝕刻、反應(yīng)離子蝕刻（RIE）與ICP相結(jié)合的蝕刻技術(shù)等。在薄膜沉積技術(shù)中，為了實(shí)現(xiàn)高質(zhì)量的薄膜生長(zhǎng)，需要采用原子層沉積（ALD）等高精度技術(shù)。ALD技術(shù)基于原子層逐層沉積的原理，能夠?qū)崿F(xiàn)原子級(jí)別的薄膜生長(zhǎng)控制，具有高精度的薄膜厚度控制能力和出色的薄膜均勻性和階梯覆蓋能力。ALD技術(shù)的設(shè)備成本高，工藝復(fù)雜，生產(chǎn)效率低，這也增加了薄膜沉積工藝的成本。這些先進(jìn)的工藝技術(shù)需要昂貴的設(shè)備和專(zhuān)業(yè)的操作人員來(lái)實(shí)施。EUV光刻機(jī)的價(jià)格高達(dá)數(shù)億美元，其維護(hù)和運(yùn)行成本也非常高。同時(shí)，操作人員需要經(jīng)過(guò)長(zhǎng)時(shí)間的專(zhuān)業(yè)培訓(xùn)，具備深厚的半導(dǎo)體工藝知識(shí)和豐富的實(shí)踐經(jīng)驗(yàn)，才能熟練掌握這些先進(jìn)技術(shù)，確保工藝的穩(wěn)定性和可靠性。工藝復(fù)雜性導(dǎo)致的成本增加對(duì)3DNAND產(chǎn)業(yè)的發(fā)展產(chǎn)生了多方面的影響。成本的上升直接削弱了3DNAND產(chǎn)品在市場(chǎng)上的價(jià)格競(jìng)爭(zhēng)力。在消費(fèi)電子