項(xiàng)目4——高速信號(hào)發(fā)生器任務(wù)要求與組織邏輯項(xiàng)目四

高速信號(hào)發(fā)生器任務(wù)要求與組織邏輯以FPGA和DAC器件為核心，完成正弦波信號(hào)的生成。峰峰值：均不小于6V；頻率

：

1）4.1節(jié)，300KHz，誤差10%，肉眼觀察無(wú)明顯失真；2）4.2節(jié)，125MHz/32，誤差1%，肉眼觀察無(wú)明顯失真；3）4.3節(jié)，1MHz，誤差1Hz，且肉眼觀察波形細(xì)節(jié)處盡可能光滑。項(xiàng)目4任務(wù)回憶：項(xiàng)目3任務(wù)回顧任務(wù)要求與組織邏輯項(xiàng)目三設(shè)計(jì)核心：計(jì)數(shù)器。核心項(xiàng)目4章節(jié)組織邏輯任務(wù)要求與組織邏輯什么是信號(hào)發(fā)生器

信號(hào)發(fā)生器是一種可以生成各種頻率、波形和幅度電信號(hào)的設(shè)備。應(yīng)用在哪些領(lǐng)域

各種波形中正弦信號(hào)在電子學(xué)科中應(yīng)用更為廣泛，例如模擬電子技術(shù)中測(cè)量三極管放大電路的放大倍數(shù)、輸入阻抗、幅頻特性等參數(shù)，通信系統(tǒng)中的基帶部分調(diào)制、解調(diào)等功能都需要正弦信號(hào)發(fā)生器。參數(shù)級(jí)別

這些領(lǐng)域中要求的正弦信號(hào)頻率可達(dá)KHz或MHz級(jí)別?；贔PGA的信號(hào)發(fā)生器優(yōu)勢(shì)

相對(duì)于51單片機(jī)、ARM處理器而言，基于FPGA的信號(hào)發(fā)生器頻率穩(wěn)定、頻率更高、相位可控，性能更為穩(wěn)定。信號(hào)發(fā)生器的應(yīng)用/意義項(xiàng)目4章節(jié)組織邏輯4.1節(jié)

基于通用分頻器的高速信號(hào)發(fā)生器-較低的切入點(diǎn)項(xiàng)目四中基于“分頻、計(jì)數(shù)（相位生成器）、譯碼（相位-幅度查找表）”架構(gòu)的信號(hào)發(fā)生器，和項(xiàng)目3中“分頻、計(jì)數(shù)。顯示”電路架構(gòu)完全一致，難點(diǎn)僅“DAC器件”。4.2節(jié)

基于常用IP核的高速信號(hào)發(fā)生器-IP核初探數(shù)字分頻器-------------->PLLIP核；代替相位-幅度查找表----->ROMIP核。目的：讀者更易理解IP核的功能和實(shí)質(zhì)。4.3節(jié)

基于NCOIP核的高精度信號(hào)發(fā)生器-實(shí)現(xiàn)更便捷NCOIP核原理和4.2節(jié)中“計(jì)數(shù)器+查找表”原理相通。在4.1、4.2節(jié)基礎(chǔ)上，更易、且深入理解集成化的NCOIP核參數(shù)的原理與意義。NCOIP核提高設(shè)計(jì)的時(shí)效性、便捷性。任務(wù)要求與組織邏輯項(xiàng)目4章節(jié)組織邏輯任務(wù)要求與組織邏輯數(shù)字分頻器-------->PLLIP核相位幅度查找表---->ROMIP核項(xiàng)目3組織邏輯DAC器件及參數(shù)信號(hào)發(fā)生器原理及電路架構(gòu)NCOIP核原理NCOIP核參數(shù)4.1基于通用分頻器的高速信號(hào)發(fā)生器4.2基于IP核的高速信號(hào)發(fā)生器4.3基于NCOIP核設(shè)計(jì)的高精度信號(hào)發(fā)生器項(xiàng)目4章節(jié)重點(diǎn)任務(wù)要求與組織邏輯信號(hào)發(fā)生器的原理及電路架構(gòu)；PLLIP、ROMIP、NCOIP核的配置。本章重點(diǎn)8謝謝大家！4.1基于通用分頻器的高速信號(hào)發(fā)生器參數(shù)指標(biāo)波形正弦波幅度VPP>6V頻率300KHz，誤差10%其他肉眼觀看無(wú)明顯失真項(xiàng)目四

高速信號(hào)發(fā)生器4.1基于通用分頻器的高速信號(hào)發(fā)生器高速信號(hào)發(fā)生器設(shè)計(jì)要求4.1任務(wù)要求4.1基于通用分頻器的高速信號(hào)發(fā)生器項(xiàng)目四

高速信號(hào)發(fā)生器4.1基于通用分頻器的高速信號(hào)發(fā)生器1、DAC器件、相關(guān)參數(shù)、分類；2、信號(hào)發(fā)生器設(shè)計(jì)方案；1）產(chǎn)生正弦波的原理2）信號(hào)發(fā)生器電路架構(gòu)；3、信號(hào)發(fā)生器電路設(shè)計(jì)操作演示；4、信號(hào)發(fā)生器設(shè)計(jì)方案改進(jìn)操作演示；1）時(shí)鐘和數(shù)據(jù)的時(shí)序風(fēng)險(xiǎn)2）時(shí)鐘和數(shù)據(jù)的時(shí)序調(diào)整4.1章節(jié)安排4.1基于通用分頻器的高速信號(hào)發(fā)生器1、DAC器件、相關(guān)參數(shù)、分類信號(hào)發(fā)生器產(chǎn)生的波形是幅度隨時(shí)間變化的模擬信號(hào)，實(shí)現(xiàn)方法有模擬、數(shù)模混合兩種方式，其中數(shù)?；旌戏绞礁讓?shí)現(xiàn)、精度穩(wěn)定且參數(shù)易于調(diào)整，適合FPGA實(shí)現(xiàn)。FPGA是只能輸出二進(jìn)制信號(hào)的數(shù)字器件，因此借助FPGA實(shí)現(xiàn)信號(hào)發(fā)生器所必需的核心器件是DAC（Analog-to-DigitalConverter，模數(shù)轉(zhuǎn)換器），又稱D/A轉(zhuǎn)換器。在現(xiàn)今的電子設(shè)計(jì)中，廣泛使用的DAC是把一種把離散二進(jìn)制數(shù)字量轉(zhuǎn)變成以標(biāo)準(zhǔn)量（或參考量）為基準(zhǔn)的模擬（電流或者電壓）量的的器件，作為數(shù)字電路通向模擬電路的一個(gè)橋梁。信號(hào)發(fā)生器設(shè)計(jì)關(guān)鍵突破點(diǎn)-數(shù)模轉(zhuǎn)換器4.1基于通用分頻器的高速信號(hào)發(fā)生器DAC輸入是二進(jìn)制數(shù)字信號(hào)，輸出是模擬信號(hào)?？梢允褂脝纹瑱C(jī)、ARM、DSP或者FPGA等控制器驅(qū)動(dòng)DAC得到模擬信號(hào)，但DAC輸出的模擬信號(hào)一般還要經(jīng)過(guò)三極管或運(yùn)算放大器為主體的放大電路進(jìn)行幅度調(diào)理或者電流電壓轉(zhuǎn)換等，最后將產(chǎn)生的信號(hào)應(yīng)用到其他電路中。下圖給出了基于FPGA的正弦信號(hào)發(fā)生器整體框架。1、DAC器件1、DAC器件、相關(guān)參數(shù)、分類4.1基于通用分頻器的高速信號(hào)發(fā)生器下圖是一種理想的3位電壓型線性DAC模塊端口、輸入和輸出關(guān)系圖1、DAC器件-數(shù)學(xué)模型1、DAC器件、相關(guān)參數(shù)、分類4.1基于通用分頻器的高速信號(hào)發(fā)生器理想的線性DAC電路，輸入的數(shù)字信號(hào)每增加1，輸出模擬電壓或者電流變化相同的值2、DAC相關(guān)參數(shù)-線性度哪個(gè)器件線性度更佳？1、DAC器件、相關(guān)參數(shù)、分類4.1基于通用分頻器的高速信號(hào)發(fā)生器分辨率：一種定義方式是最小輸出電壓ULSB與滿量程輸出電壓UOMAX之比。圖示(5/7)和5之比，即1/7。也常用2N=23=8，N為DAC位寬。注：ULSB指輸入數(shù)字量?jī)H最低有效位為“1”時(shí)（如三位DAC為001），DAC的輸出模擬電壓；注：UOMAX指輸入數(shù)字量所有有效位全為“1”時(shí)（如三位DAC為111），DAC輸出模擬電壓。精度

：如果不考慮其他轉(zhuǎn)換誤差時(shí)，DAC的轉(zhuǎn)換精度就是分辨率的大小。2、DAC相關(guān)參數(shù)-分辨率和精度1、DAC器件、相關(guān)參數(shù)、分類4.1基于通用分頻器的高速信號(hào)發(fā)生器轉(zhuǎn)換速度：一般由建立時(shí)間決定。從輸入由全0突變?yōu)槿?時(shí)開(kāi)始，到輸出電壓穩(wěn)定在UOMAX±?ULSB范圍或以ULSB±x%ULSB指明范圍內(nèi)為止，這段時(shí)間稱為建立時(shí)間，它是DAC的最大響應(yīng)時(shí)間，用它衡量轉(zhuǎn)換速度的快慢。2、DAC相關(guān)參數(shù)-轉(zhuǎn)換速度1、DAC器件、相關(guān)參數(shù)、分類4.1基于通用分頻器的高速信號(hào)發(fā)生器DAC分類方式較多。1）根據(jù)輸出模擬信號(hào)是電流電壓可以分為電流型和電壓型；2）根據(jù)DAC芯片內(nèi)部轉(zhuǎn)換原理分為積分型、逐次逼近型、并行比較型等；3）按位寬區(qū)分常見(jiàn)的有8位、10位、12位、14位等；4）按照接口和時(shí)序又分為并行、串行兩種方式。3、DAC分類-分類方法1、DAC器件、相關(guān)參數(shù)、分類4.1基于通用分頻器的高速信號(hào)發(fā)生器3、DAC分類-并行和串行DAC1、DAC器件、相關(guān)參數(shù)、分類并行DAC以8位DAC為例，并行方式是FPGA等控制器和DAC之間主要以8根并行數(shù)據(jù)線形式，將8位數(shù)據(jù)一次性送入DAC。一般用于轉(zhuǎn)換速度高、分辨率低的的DAC。相較串行DAC，其接口時(shí)序更為簡(jiǎn)單，但占用端口數(shù)多。串行DAC仍以8位串行DAC為例，串行方式是FPGA等控制器將8位數(shù)據(jù)通過(guò)1根數(shù)據(jù)線，按照指定通信協(xié)議逐位發(fā)送至DAC芯片，DAC芯片內(nèi)部先自動(dòng)將串行數(shù)據(jù)進(jìn)行“串并轉(zhuǎn)換”，再做數(shù)模轉(zhuǎn)換。一般用于高分辨率、低速、多通道DAC。相較并行DAC，其端口數(shù)少便于PCB布局，但時(shí)序復(fù)雜。4.1基于通用分頻器的高速信號(hào)發(fā)生器以下是一些教科書(shū)常見(jiàn)或當(dāng)前應(yīng)用較為廣泛的一些DAC芯片型號(hào)。3、DAC分類-常見(jiàn)DAC1、DAC器件、相關(guān)參數(shù)、分類位數(shù)典型產(chǎn)品最高速率通道并行/串行時(shí)鐘接口?說(shuō)明8DAC0832

1并行無(wú)低速并行無(wú)時(shí)鐘，適合DAC器件的原理性學(xué)習(xí)，電流穩(wěn)定時(shí)間1us8PCF8591

1串行I2CI2C協(xié)議，包含4路8位模數(shù)轉(zhuǎn)換器和1路數(shù)模轉(zhuǎn)換器，最高轉(zhuǎn)換速率取決于I2C8AD9708125MHz1并行有經(jīng)典的8位高速DAC芯片83PD9708E125MHz1并行有國(guó)產(chǎn)、完全兼容AD9708、性價(jià)比高103PD5651E125MHz1并行有國(guó)產(chǎn)10位并行DAC12AD9767125MHz2并行有ADI公司經(jīng)典低功耗系列產(chǎn)品12TLV5618

2串行SPI3線串行SPI接口，轉(zhuǎn)換速度可調(diào)，快速模式下3us14AD9764125MHz1并行有ADI公司經(jīng)典低功耗系列產(chǎn)品4.1基于通用分頻器的高速信號(hào)發(fā)生器4.1節(jié)要求，正弦波“肉眼觀看無(wú)明顯失真”，強(qiáng)調(diào)頻率較高。選擇一款經(jīng)典且性價(jià)比高的DAC，位寬夠用即可，速度不妨更高一些保留設(shè)計(jì)余量。3、DAC分類-根據(jù)任務(wù)選取DAC1、DAC器件、相關(guān)參數(shù)、分類位數(shù)典型產(chǎn)品最高速率通道并行/串行時(shí)鐘接口?說(shuō)明8DAC0832

1并行無(wú)低速并行無(wú)時(shí)鐘，適合DAC器件的原理性學(xué)習(xí)，電流穩(wěn)定時(shí)間1us8PCF8591

1串行I2CI2C協(xié)議，包含4路8位模數(shù)轉(zhuǎn)換器和1路數(shù)模轉(zhuǎn)換器，最高轉(zhuǎn)換速率取決于I2C8AD9708125MHz1并行有經(jīng)典的8位高速DAC芯片83PD9708E125MHz1并行有國(guó)產(chǎn)、完全兼容AD9708、性價(jià)比高103PD5651E125MHz1并行有國(guó)產(chǎn)10位并行DAC12AD9767125MHz2并行有ADI公司經(jīng)典低功耗系列產(chǎn)品12TLV5618

2串行SPI3線串行SPI接口，轉(zhuǎn)換速度可調(diào)，快速模式下3us14AD9764125MHz1并行有ADI公司經(jīng)典低功耗系列產(chǎn)品4.1基于通用分頻器的高速信號(hào)發(fā)生器狹義上的DAC（或D/A）指DAC芯片。廣義上的DAC（或D/A）指能實(shí)現(xiàn)模數(shù)轉(zhuǎn)換的器件統(tǒng)稱為DAC或DAC器件。一般習(xí)慣將包含DAC芯片的PCB印刷板電路稱之為“DAC模塊”。4、DAC其他相關(guān)知識(shí)-DAC芯片與模塊1、DAC器件、相關(guān)參數(shù)、分類統(tǒng)稱DAC器件DAC芯片DAC模塊4.1基于通用分頻器的高速信號(hào)發(fā)生器兩款DAC模塊原理圖剖析：1、DAC模塊的一般組成；2、DAC模塊接口；3、并行DAC芯片時(shí)序1、DAC器件、相關(guān)參數(shù)、分類4.1基于通用分頻器的高速信號(hào)發(fā)生器演示總結(jié)（1）-DAC模塊的一般組成1、DAC器件、相關(guān)參數(shù)、分類

工程中所見(jiàn)到的絕大多數(shù)DAC模塊，外圍至少包含以下電路：1）DAC芯片；2）模擬調(diào)理電路。3）電源（數(shù)字電源；模擬電源）。問(wèn)：選擇DAC芯片還是模塊？答：因高速信號(hào)PCB的布線較為講究，故初學(xué)者建議直接選擇DAC模塊。4.1基于通用分頻器的高速信號(hào)發(fā)生器1）固定放大倍數(shù)：輸入的二進(jìn)制值為00000000、01111111、10000000、11111111，對(duì)應(yīng)的縱軸輸出電壓約為5V、+0V、-0V、-5V。2）可變放大倍數(shù)：通過(guò)調(diào)節(jié)DAC模塊上的旋鈕式電阻，來(lái)調(diào)節(jié)DAC芯片外的以運(yùn)算放大器為核心的放大電路的反饋電阻，進(jìn)而調(diào)節(jié)了放大器的放大倍數(shù)。演示總結(jié)（2）-DAC模塊輸入輸出數(shù)學(xué)模型1、DAC器件、相關(guān)參數(shù)、分類固定放大倍數(shù)可變放大倍數(shù)旋鈕式電阻運(yùn)放4.1基于通用分頻器的高速信號(hào)發(fā)生器并行DAC模塊主要接口：時(shí)鐘CLK、并行數(shù)據(jù)接口。1、DAC器件、相關(guān)參數(shù)、分類演示總結(jié)（3）-DAC模塊接口4.1基于通用分頻器的高速信號(hào)發(fā)生器并行DAC模塊與FPGA的連接示意圖。演示總結(jié)（3）-DAC模塊接口1、DAC器件、相關(guān)參數(shù)、分類FPGA和并行DAC連接示意圖4.1基于通用分頻器的高速信號(hào)發(fā)生器模擬調(diào)理電路僅是對(duì)DAC芯片輸出的模擬信號(hào)進(jìn)行放大等調(diào)理；DAC模塊和FPGA通信的接口主要是DAC芯片的數(shù)字信號(hào)接口。對(duì)于絕大多數(shù)并行DAC芯片（或模塊）而言，就和FPGA通信而言，可將其等效成一組D觸發(fā)器。演示總結(jié)（4）并行DAC芯片時(shí)序（以3PD9708E為例）1、DAC器件、相關(guān)參數(shù)、分類一組D觸發(fā)器4.1基于通用分頻器的高速信號(hào)發(fā)生器2、信號(hào)發(fā)生器設(shè)計(jì)方案1、產(chǎn)生正弦波的原理-引入1（數(shù)學(xué)畫(huà)拋物線）如何繪制的大致波形1）取x等于±0、±1、±2、±3、......或±0.1、±0.2、±0.3、......若干等間隔值橫軸x0、x1、x2、.....值；2）計(jì)算對(duì)應(yīng)縱軸值y0、y1、y2、.....，得到若干點(diǎn)的坐標(biāo)(x0，y0)、(x1，y1)、(x2，y2)...；3）繪圖：折線連接(x0，y0)、(x1，y1)、(x2，y2)。4.1基于通用分頻器的高速信號(hào)發(fā)生器2、信號(hào)發(fā)生器設(shè)計(jì)方案1、產(chǎn)生正弦波的原理-引入2（數(shù)學(xué)畫(huà)正弦波）1）因正余弦波是周期信號(hào)，只需將某個(gè)周期N等分，記為x0、x1、x2、.....；2）計(jì)算對(duì)應(yīng)的N個(gè)縱軸值，得到N干點(diǎn)的坐標(biāo)，記為y0、y1、y2、.....；3）根據(jù)(x0，y0)、(x1，y1)、(x2，y2)......折線繪制一個(gè)周期的波形；4）周而復(fù)始。如何繪制的大致波形如何繪制精細(xì)波形1）0~2π分割精細(xì)2）繪制幅度時(shí)，用精確的尺子；4.1基于通用分頻器的高速信號(hào)發(fā)生器2、信號(hào)發(fā)生器設(shè)計(jì)方案1、產(chǎn)生正弦波的原理-引入3（FPGA生成正弦波）1）因正余弦波是周期信號(hào)，只需將某個(gè)周期N等分；2）計(jì)算對(duì)應(yīng)N個(gè)縱軸值，得到N干點(diǎn)的坐標(biāo)；3）FPGA以固定的速率向DAC送不同的幅值，N次為一個(gè)完整周期；4）周而復(fù)始，周期重復(fù)。注意：FPGA內(nèi)部存儲(chǔ)器件一般為觸發(fā)器或觸發(fā)器衍生器件，值只在上升沿更新，反言之其余時(shí)間保持不變，對(duì)應(yīng)于圖中的“波形中的橫線”。FPGA如何控制DAC產(chǎn)生1KHz或300KHz的正弦波？假設(shè)N=32，正弦波1KHz，F(xiàn)PGA多久向DAC更新一次值4.1基于通用分頻器的高速信號(hào)發(fā)生器2、信號(hào)發(fā)生器設(shè)計(jì)方案1、產(chǎn)生正弦波的原理-幅度轉(zhuǎn)換需求分析從數(shù)值上看，DAC功能等價(jià)于1）將輸入0~255放大“-10/255倍，得到0~-10；2）再加5，得到5~-5；DAC模塊輸入輸出關(guān)系目標(biāo)：DAC模塊輸出波形幅度輪廓因此，需要將正弦波幅值，轉(zhuǎn)換成0~255。4.1基于通用分頻器的高速信號(hào)發(fā)生器2、信號(hào)發(fā)生器設(shè)計(jì)方案1、產(chǎn)生正弦波的原理-幅度轉(zhuǎn)換計(jì)算nV1V2V3V4nV1V2V3V4001127.50128160.00001.0000127.5012810.19511.1951152.3715217-0.19510.8049102.6310320.38271.3827176.2917618-0.38270.617378.717930.55561.5556198.3419819-0.55560.444456.665740.70711.7071217.6621820-0.70710.292937.343750.83151.8315233.5123421-0.83150.168521.492160.92391.9239245.2924522-0.92390.07619.711070.98081.9808252.5525323-0.98080.01922.45281.00002.000025525524-1.000000090.98081.9808252.5525325-0.98080.01922.452100.92391.9239245.2924526-0.92390.07619.7110110.83151.8315233.5123427-0.83150.168521.4921120.70711.7071217.6621828-0.70710.292937.3437130.55561.5556198.3419829-0.55560.444456.6657140.38271.3827176.2917630-0.38270.617378.7179150.19511.1951152.3715231-0.19510.8049102.631034.1基于通用分頻器的高速信號(hào)發(fā)生器2、信號(hào)發(fā)生器設(shè)計(jì)方案1、產(chǎn)生正弦波的原理-幅度還原波形nV4nV401280V161280V1152正弦減小17103正弦增大217618793198195742182037523421216245221072532328255-5V2405V9253正弦增大252正弦減小1024526101123427211221828371319829571417630791515231103從數(shù)值上看，DAC功能等價(jià)于1）將輸入0~255放大“-10/255倍，

得到0~-10；2）再加5，得到5~~5；4.1基于通用分頻器的高速信號(hào)發(fā)生器2、信號(hào)發(fā)生器設(shè)計(jì)方案300KHz正弦波（以N=32，8位DAC為例）2、信號(hào)發(fā)生器電路架構(gòu)1）將0~2π周期N等分；計(jì)算對(duì)應(yīng)N個(gè)縱軸值，N可取任意值，N越大波形相位越精細(xì)；2）設(shè)計(jì)計(jì)數(shù)范圍為0~N-1計(jì)數(shù)器；3）設(shè)計(jì)一個(gè)相位-幅度轉(zhuǎn)換電路，輸入為計(jì)數(shù)值（代表相位），輸出為第1步計(jì)算的幅度。4）設(shè)計(jì)分頻器，產(chǎn)生N*300KHz分頻時(shí)鐘；計(jì)數(shù)器位寬？相位-幅度查找表輸入輸出位寬？分頻器分頻系數(shù)？？？？4.1基于通用分頻器的高速信號(hào)發(fā)生器2、信號(hào)發(fā)生器設(shè)計(jì)方案300KHz正弦波（以N=32，8位DAC為例）2、信號(hào)發(fā)生器電路架構(gòu)實(shí)際頻率

滿足任務(wù)要求“300KHz，誤差10%”？？？4.1基于通用分頻器的高速信號(hào)發(fā)生器2、信號(hào)發(fā)生器設(shè)計(jì)方案300KHz正弦波（以N=32，8位DAC為例）2、信號(hào)發(fā)生器電路架構(gòu)4.1基于通用分頻器的高速信號(hào)發(fā)生器操作步驟：1、信號(hào)發(fā)生器電路接口及時(shí)序規(guī)劃；2、信號(hào)發(fā)生器電路模塊劃分；3、子模塊設(shè)計(jì)與仿真；4、頂層電路的設(shè)計(jì)與仿真；3、信號(hào)發(fā)生器電路設(shè)計(jì)操作演示4.1基于通用分頻器的高速信號(hào)發(fā)生器4、信號(hào)發(fā)生器設(shè)計(jì)方案改進(jìn)時(shí)序仿真結(jié)果宏觀細(xì)節(jié)4.1基于通用分頻器的高速信號(hào)發(fā)生器4、信號(hào)發(fā)生器設(shè)計(jì)方案改進(jìn)FPGA內(nèi)部：data_DA_o相對(duì)clk_DA_o延時(shí)，二者相差：1）分頻器到觸發(fā)器時(shí)鐘輸入端的走線延時(shí)Troute；一般在ns級(jí)別2）觸發(fā)器輸出延時(shí)Tcq；0.1ns級(jí)別3）觸發(fā)器到端口的路徑延時(shí)。和編譯的布局布線有關(guān)，最多可相差數(shù)ns，最小相等。仿真分析結(jié)果：data_DA_o相對(duì)clk_DA_o延時(shí)約2ns左右。時(shí)鐘和數(shù)據(jù)的時(shí)序風(fēng)險(xiǎn)-時(shí)序分析4.1基于通用分頻器的高速信號(hào)發(fā)生器4、信號(hào)發(fā)生器設(shè)計(jì)方案改進(jìn)FPGA外部：data_DA_o相對(duì)clk_DA_o延時(shí)，二者相差：走線每1cm會(huì)有1ns延時(shí)。注：PCB延時(shí)經(jīng)驗(yàn)值為600mil/ns，1mm=39.37mil，經(jīng)過(guò)換算PCB線長(zhǎng)15.2mm會(huì)引起約1ns的延時(shí)。時(shí)鐘和數(shù)據(jù)的時(shí)序風(fēng)險(xiǎn)-時(shí)序分析4.1基于通用分頻器的高速信號(hào)發(fā)生器4、信號(hào)發(fā)生器設(shè)計(jì)方案改進(jìn)FPGA內(nèi)部：data_DA_o相對(duì)clk_DA_o延時(shí)約2ns左右，且會(huì)隨編譯的布局布線變化：FPGA外部：PCB走線差異，會(huì)引起每1.5cm有1ns的延時(shí)。如果恰巧clk_DA_o變化在data_DA_o上升沿前2ns和上升沿后1.5ns內(nèi)，則會(huì)導(dǎo)致DAC數(shù)據(jù)不能正常打入。時(shí)鐘和數(shù)據(jù)的時(shí)序風(fēng)險(xiǎn)-時(shí)序分析參數(shù)值描述數(shù)據(jù)建立時(shí)間tS>2ns時(shí)鐘上升沿之前的數(shù)據(jù)建立時(shí)間數(shù)據(jù)保持時(shí)間tH>1.5ns時(shí)鐘上升沿之后數(shù)據(jù)的保持時(shí)間時(shí)鐘高電平時(shí)間tLPW>3.5ns時(shí)鐘的高電平時(shí)間時(shí)鐘最高頻率fCLOCK125MHz時(shí)鐘最高速率4.1基于通用分頻器的高速信號(hào)發(fā)生器4、信號(hào)發(fā)生器設(shè)計(jì)方案改進(jìn)改進(jìn)分析方式2時(shí)序取反1/10MHz=100ns4.1基于通用分頻器的高速信號(hào)發(fā)生器4、信號(hào)發(fā)生器設(shè)計(jì)方案改進(jìn)改進(jìn)方案方式2時(shí)序取反方式2反相時(shí)鐘方式2快速寄存器4.1基于通用分頻器的高速信號(hào)發(fā)生器三種方式：1、時(shí)鐘取反2、分頻輸出雙路反相時(shí)鐘；3、快速寄存器4、信號(hào)發(fā)生器設(shè)計(jì)方案改進(jìn)操作演示4.1基于通用分頻器的高速信號(hào)發(fā)生器4、信號(hào)發(fā)生器設(shè)計(jì)方案改進(jìn)演示總結(jié)（1）-時(shí)鐘取反最易實(shí)施4.1基于通用分頻器的高速信號(hào)發(fā)生器4、信號(hào)發(fā)生器設(shè)計(jì)方案改進(jìn)演示總結(jié)（2）-分頻輸出雙路反相時(shí)鐘可任意調(diào)節(jié)相位差（調(diào)節(jié)分頻器的比較器數(shù)值）4.1基于通用分頻器的高速信號(hào)發(fā)生器4、信號(hào)發(fā)生器設(shè)計(jì)方案改進(jìn)演示總結(jié)（2）-分頻輸出雙路反相時(shí)鐘適合微調(diào)4.1基于通用分頻器的高速信號(hào)發(fā)生器問(wèn)題：1）設(shè)計(jì)一個(gè)頻率為10KHz、更為精細(xì)的正弦信號(hào)發(fā)生器基本思路？2）設(shè)計(jì)一個(gè)頻率為10KHz的三角波信號(hào)基本思路？49謝謝大家！4.2基于IP核的高速信號(hào)發(fā)生器參數(shù)指標(biāo)波形正弦波幅度VPP>6V時(shí)間分辨率每周期32點(diǎn)采樣頻率125MHz/32，誤差1%項(xiàng)目四

高速信號(hào)發(fā)生器4.2基于常用IP核的高速信號(hào)發(fā)生器高速信號(hào)發(fā)生器設(shè)計(jì)要求4.2任務(wù)要求

需求來(lái)源：3PD9708E的最高工作速率可達(dá)125MHz，而FPGA外接晶振一般為50MHz，如何將50MHz時(shí)鐘倍頻到125MHz，并驅(qū)動(dòng)DAC產(chǎn)生更高頻率的正弦波是本節(jié)的核心任務(wù)。4.2基于IP核的高速信號(hào)發(fā)生器項(xiàng)目四

高速信號(hào)發(fā)生器4.2基于常用IP核的高速信號(hào)發(fā)生器1、IP核相關(guān)知識(shí)；2、PLLIP核（第一階段）；1）獨(dú)立PLLIP核的配置與仿真；2）基于PLLIP核改造的高速信號(hào)發(fā)生器；3、ROMIP核（第二階段）；1）ROM功能和原理簡(jiǎn)介；2）AlteraROMIP核；2）基于ROMIP核改造的高速信號(hào)發(fā)生器；4.2章節(jié)安排回憶：項(xiàng)目4.14.2基于IP核的高速信號(hào)發(fā)生器1、IP核相關(guān)知識(shí)芯片行業(yè)（FPGA設(shè)計(jì)也屬于此范疇）中所說(shuō)的IP一般也稱為IP核。IP核是指芯片中具有獨(dú)立功能的電路模塊的成熟設(shè)計(jì)，該電路模塊設(shè)計(jì)可以應(yīng)用其他芯片或電路設(shè)計(jì)項(xiàng)目中，從而減少設(shè)計(jì)工作量、縮短設(shè)計(jì)周期、提高芯片設(shè)計(jì)的成功率。IP核概念4.2基于IP核的高速信號(hào)發(fā)生器軟核IP軟核一般指的是用硬件描述語(yǔ)言描述的功能塊。硬核IP硬核指已經(jīng)經(jīng)過(guò)驗(yàn)證的設(shè)計(jì)版圖，在EDA設(shè)計(jì)領(lǐng)域中具有特殊的含義。如本節(jié)的PLLIP核。固核IP固核是軟核與硬核的一個(gè)折中。指的是在EDA設(shè)計(jì)領(lǐng)域中帶有平面規(guī)劃信息的網(wǎng)表，在FPGA設(shè)計(jì)中可以看作是帶有布局規(guī)劃的軟核。通常以RTL代碼和對(duì)應(yīng)具體工藝網(wǎng)表的混合形式提供。IP核分類1、IP核相關(guān)知識(shí)4.2基于IP核的高速信號(hào)發(fā)生器●邏輯運(yùn)算IP核：包括與、或、非等基本邏輯運(yùn)算單元和復(fù)用器、三態(tài)緩沖器等復(fù)雜邏輯運(yùn)算模塊?！駭?shù)學(xué)運(yùn)算IP核：Altera的數(shù)學(xué)運(yùn)算IP核分為整數(shù)運(yùn)算和浮點(diǎn)運(yùn)算兩大類，整數(shù)運(yùn)算IP核包含加/減法器、

乘法器、除法器、比較器、絕對(duì)值計(jì)算器以及整數(shù)平方根計(jì)算器等。浮點(diǎn)運(yùn)算包含浮點(diǎn)乘法器、

浮點(diǎn)除法器、浮點(diǎn)數(shù)正弦計(jì)算器以及反正切計(jì)算器等。●存儲(chǔ)器IP核：包含觸發(fā)器、寄存器、ROM、RAM、FIFO等模塊，此外還提供了包含RAM初始化其等輔助存儲(chǔ)

器設(shè)計(jì)IP核。本節(jié)會(huì)使用ROMIP核代替上節(jié)的用case語(yǔ)法實(shí)現(xiàn)的相位-幅度查找表電路，第七章基

于VGA的示波器任務(wù)中會(huì)介紹RAM和FIFOIP核?！裨O(shè)計(jì)調(diào)試IP核：包括輔助設(shè)計(jì)的SignalTapIP核SourcesandProbesIP核等，第5章幅度測(cè)量?jī)x設(shè)計(jì)中

介紹這兩種IP核?！駭?shù)字信號(hào)處理IP核：Altera提供了各類數(shù)字濾波器、快速傅里葉變換（FFT）等IP核。●其他：Altera提供了信號(hào)處理相關(guān)的IP、以及鎖相環(huán)PLLIP核等輸入/輸出IP核。AlteraIP介紹2、PLLIP核4.2基于IP核的高速信號(hào)發(fā)生器PLLIP核對(duì)時(shí)鐘網(wǎng)絡(luò)進(jìn)行系統(tǒng)級(jí)的時(shí)鐘管理和偏移控制，具有時(shí)鐘倍頻、分頻、相位偏移和可編程占空比的功能。PLLIP核不僅能實(shí)現(xiàn)小數(shù)分頻，還能實(shí)現(xiàn)小數(shù)倍頻。PLLIP核和以VerilogHDL實(shí)現(xiàn)的分頻器區(qū)別：第一：PLLIP核基于模數(shù)混合電路；第二：PLLIP核不僅可以分頻，也可以倍頻；第三：PLLIP核分頻和倍頻系數(shù)可以是一定范圍內(nèi)的小數(shù)；第四：以分頻為例，PLLIP核可以按照分頻系數(shù)在一定范圍內(nèi)指定輸出信號(hào)之間的相位差以及輸出信號(hào)與輸入信號(hào)的相位差。PLLIP核4.2基于IP核的高速信號(hào)發(fā)生器操作步驟：1、建立文件夾并創(chuàng)建工程；2、配置PLLIP核；3、例化；4、仿真；2、PLLIP核-獨(dú)立PLLIP核的配置與仿真1、獨(dú)立PLLIP核配置2、PLLIP核-獨(dú)立PLLIP核4.2基于IP核的高速信號(hào)發(fā)生器PLLIP核端口介紹：1）clkin0：輸入時(shí)鐘?？梢詠?lái)自FPGA外部，如晶振、信號(hào)發(fā)生器、或以太網(wǎng)芯片等電路。2）areset：輸入復(fù)位信號(hào)。高電平復(fù)位有效，故無(wú)后綴“_n”，便于記憶。areset是altera和reset的符合信號(hào)，無(wú)后綴“_n”，3）locked：輸出穩(wěn)定標(biāo)志信號(hào)。高電平有效，故無(wú)后綴“_n”，便于記憶4）c0、c1等：輸出時(shí)鐘信號(hào)。默認(rèn)走時(shí)鐘專用走線，達(dá)到任何邏輯單元延時(shí)一致。PLLIP核端口總結(jié)2、PLLIP核-基于PLLIP核的高速信號(hào)發(fā)生器4.2基于IP核的高速信號(hào)發(fā)生器1）c0和c1是反相時(shí)鐘，以滿足送入DAC芯片的時(shí)鐘clk_DA_o和data_DA_o滿足芯片時(shí)序要求。2）prst_n作為相位生成器、相位-幅度查找表的全局復(fù)位信號(hào)；3）c1作為作為相位生成器、相位-幅度查找表的全局時(shí)鐘信號(hào)。4）相位-幅度查找表仍用“case語(yǔ)法”實(shí)現(xiàn)；基于PLLIP核的高速信號(hào)發(fā)生器電路框架4.2基于IP核的高速信號(hào)發(fā)生器在4.1節(jié)基礎(chǔ)上改進(jìn)操作步驟：1、PLLIP核移植；2、例化；3、仿真2、PLLIP核-基于PLLIP核的高速信號(hào)發(fā)生器2、基于PLLIP核改造的高速信號(hào)發(fā)生器3、ROMIP核4.2基于IP核的高速信號(hào)發(fā)生器4.2節(jié)設(shè)計(jì)方案的一個(gè)不足-相位幅度查找表1、case耗費(fèi)FPGA寶貴LE（LE主要由LUT和觸發(fā)器構(gòu)成）邏輯資源；2、當(dāng)要輸出其他波形，或者DAC位寬改變，用戶計(jì)算case查找表數(shù)據(jù)耗時(shí)。LUT資源---->Memory資源各個(gè)FPGA廠家的FPGA均提供了相應(yīng)的ROM、RAMIP核以利用Memory資源存儲(chǔ)數(shù)據(jù)AlteraFPGA的ROMIP核1、相比FPGA的邏輯資源，ROMIP核的主要消耗的Memory資源更為豐富；2、ROMIP核存儲(chǔ)的數(shù)據(jù)可以通過(guò)其他軟件直接生成.mif等文件直接存儲(chǔ)；3、ROMIP核4.2基于IP核的高速信號(hào)發(fā)生器狹義上的ROM是只讀存儲(chǔ)器（Read-OnlyMemory）的簡(jiǎn)稱，是一種只能讀出事先所存數(shù)據(jù)的固態(tài)半導(dǎo)體存儲(chǔ)器，其特性是一旦信息儲(chǔ)入就無(wú)法再將之改變，且資料不會(huì)因?yàn)殡娫搓P(guān)閉而消失，ROM內(nèi)部數(shù)據(jù)在芯片流片時(shí)就已經(jīng)固化到芯片內(nèi)部，用戶無(wú)法更改。廣義上的ROM包含PROM、EPROM、EEPROM等，例如常用的24CXX系列芯片內(nèi)部的存儲(chǔ)器EEPROM支持用戶修改，掉電不丟失信息。FPGA芯片基于RAM工藝，因此掉電后會(huì)丟失配置信息（用戶下載的程序），因此其內(nèi)部的ROM是偽ROM，存儲(chǔ)信息會(huì)掉電丟失，之所以稱之為ROM的主要原因有二：第一：一旦信息存入并下載后不可后期更改，因此“只讀”；第二：從邏輯功能上看和ROM存儲(chǔ)器相同，其輸入為地址，輸出為數(shù)據(jù)。1、ROM簡(jiǎn)介與模型-簡(jiǎn)介3、ROMIP核4.2基于IP核的高速信號(hào)發(fā)生器無(wú)論各種ROM內(nèi)部如何實(shí)現(xiàn)，從接口即功能（輸入輸出的關(guān)系）來(lái)看，讀取ROM內(nèi)的存儲(chǔ)值需要先送入地址，ROM按照輸入的地址送出存儲(chǔ)的數(shù)據(jù)。ROM的主要接口包含一組輸入的地址線和任意位的輸出數(shù)據(jù)線。1、ROM簡(jiǎn)介與模型-模型輸入輸出地址Addr[1:0]數(shù)據(jù)Data[7:0]2’b008’b110011002’b018’b101010102’b108’b111100002’b118’b001100003、ROMIP核4.2基于IP核的高速信號(hào)發(fā)生器ROM深度：可尋址的地址數(shù)量稱之為ROM深度，2位地址線可尋址4個(gè)地址，故表格所示的ROM深度為4。ROM寬度：輸出數(shù)據(jù)位寬稱之為ROM的寬度。表格所示的ROM寬度為8。ROM深度和寬度沒(méi)有必然聯(lián)系?。?！1、ROM簡(jiǎn)介與模型-參數(shù)輸入輸出地址Addr[1:0]數(shù)據(jù)Data[7:0]2’b008’b110011002’b018’b101010102’b108’b111100002’b118’b001100003、ROMIP核4.2基于IP核的高速信號(hào)發(fā)生器1、ROM簡(jiǎn)介與模型-參數(shù)4.2節(jié)相位-幅度查找表應(yīng)使用深度和寬度為多少的ROM代替？3、ROMIP核4.2基于IP核的高速信號(hào)發(fā)生器Altera推出的ROMIP核分為兩種類型：?jiǎn)味丝赗OM和雙端口ROM。單端口ROM：提供一個(gè)讀地址輸入端口和一個(gè)讀出數(shù)據(jù)輸出端口，只能進(jìn)行讀操作，寫(xiě)數(shù)據(jù)需在下載程序時(shí)預(yù)先下載進(jìn)FPGA。本節(jié)使用單端口ROM。應(yīng)用較為廣泛雙端口ROM：與單端口ROM類似，區(qū)別是其提供兩個(gè)讀地址端口和兩個(gè)讀數(shù)據(jù)端口，可以看做兩個(gè)單口ROM拼接而成。Altera的ROMIP核包含控制電路的Memory電路，通過(guò)圖形化界面配置，在ROMIP配置過(guò)程中其內(nèi)部存儲(chǔ)的數(shù)據(jù)（如正弦波幅度數(shù)據(jù)）一般以.mif或.hex文件，而非VerilogHDL代碼導(dǎo)入。.mif或.hex文件有以下三種生成方式1）Quartus軟件圖形化界面鍵入后，生成.mif文件；2）第三方通用軟件如Matlab編程（非VerilogHDL語(yǔ)言）生成；3）其他第三方小插件圖形化界面配置直接生成。2、AlteraROMIP核4.2基于IP核的高速信號(hào)發(fā)生器3種生成.mif文件的操作演示操作步驟：1、Quartus軟件圖形化界面鍵入；2、第三方通用軟件編程生成3、其他第三方小插件；3、ROMIP核之.mif文件生成3、ROMIP核之.mif文件生成4.2基于IP核的高速信號(hào)發(fā)生器1）WIDTH、DEPTH：寬度和深度，代碼行序可變；2）ADDRESS_RADIX：地址格式；3）DATA_RADIX：數(shù)據(jù)格式；3）UNS：(unsigned)無(wú)符號(hào)數(shù)值；4）CONTENT：目錄；5）BEGINEND：相當(dāng)于“{}”；6）數(shù)據(jù)格式：“地址：數(shù)據(jù);”；7)--:注釋總結(jié)：.mif文件格式3、ROMIP核之.mif文件生成4.2基于IP核的高速信號(hào)發(fā)生器1、Quartus軟件圖形化界面鍵入；優(yōu)點(diǎn)：含義直觀，便于初學(xué)者理解.mif文件的本質(zhì)；缺點(diǎn)：操作不便。2、第三方通用軟件如Matlab編程生成優(yōu)點(diǎn)：可以生成各種復(fù)雜的調(diào)制信號(hào)；缺點(diǎn)：要求設(shè)計(jì)者熟悉Matlab軟件；3、其他第三方小插件；優(yōu)點(diǎn)：操作極為簡(jiǎn)便；缺點(diǎn)：波形單一。生成的.mif文件的三種方式特點(diǎn)4.2基于IP核的高速信號(hào)發(fā)生器操作步驟：

在基于PLLIP核的高速信號(hào)發(fā)生器工程基礎(chǔ)上改造1、創(chuàng)建ROMIP核存儲(chǔ)文件夾；2、配置ROMIP核；3、例化；4、仿真；3、ROMIP核-基于ROMIP核改造的高速信號(hào)發(fā)生器3、基于ROMIP核改造的高速信號(hào)發(fā)生器3、ROMIP核4.2基于IP核的高速信號(hào)發(fā)生器ROMIP核數(shù)據(jù)存儲(chǔ)單元：1）可等效成組合邏輯電路；2）占用FPGA中豐富的存儲(chǔ)器資源。前級(jí)和后級(jí)的觸發(fā)器：1）前級(jí)觸發(fā)器默認(rèn)包含，不可配置取消；2）后級(jí)觸發(fā)器可自由配置；3）作用是避免組合邏輯的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象提升其最高工作速率。4）兩級(jí)觸發(fā)器相對(duì)于純組合邏輯，數(shù)據(jù)q會(huì)延緩兩拍?？偨Y(jié)：ROMIP核電路等效模型可選3、ROMIP核4.2基于IP核的高速信號(hào)發(fā)生器電路依然圍繞計(jì)數(shù)器展開(kāi)。計(jì)數(shù)器是FPGA設(shè)計(jì)電路的最重要的思維切入點(diǎn)?？偨Y(jié)：基于PLL核ROMIP核的高速信號(hào)發(fā)生器4.3基于NCOIP核的高精度信號(hào)發(fā)生器參數(shù)指標(biāo)波形正弦波幅度VPP>6V頻率1MHz，誤差1Hz其他肉眼觀察波形細(xì)節(jié)處盡可能平滑項(xiàng)目四

高速信號(hào)發(fā)生器4.3基于NCOIP核的高精度信號(hào)發(fā)生器高速信號(hào)發(fā)生器設(shè)計(jì)要求4.3任務(wù)要求4.3基于NCOIP核的高精度信號(hào)發(fā)生器項(xiàng)目四

高速信號(hào)發(fā)生器4.3基于NCOIP核的高精度信號(hào)發(fā)生器1、引導(dǎo)2、NCOIP核介紹與參數(shù)計(jì)算；3、基于NCOIP核的高精度信號(hào)發(fā)生器；1）NCOIP核配置；2）NCOIP核端口介紹；3）補(bǔ)碼轉(zhuǎn)DAC碼4）基于NCOIP核的高精度信號(hào)發(fā)生器操作演示；4.3章節(jié)安排回憶：項(xiàng)目4.1、4.24.3基于NCOIP核的高精度信號(hào)發(fā)生器架構(gòu)均為：分頻、計(jì)數(shù)、相位-幅度查找表4.3基于NCOIP核的高精度信號(hào)發(fā)生器4.1、4.2節(jié)方案-步幅恒=1，步頻分頻器決定

要求產(chǎn)生正弦波頻率=0.8MHz.1、引導(dǎo)

為方便演示和繪圖，N取10（上節(jié)課為32）

分頻器系數(shù)為50MHz/(10*0.8MHz)=6.25，取整數(shù)6。

得到分頻時(shí)鐘50MHz/（6×10）=0.8333MHz的正弦波。左側(cè)轉(zhuǎn)一圈右側(cè)步進(jìn)1步4.3基于NCOIP核的高精度信號(hào)發(fā)生器第1種替代方案——步幅恒=1，周長(zhǎng)隨頻率變1、引導(dǎo)要求產(chǎn)生正弦波頻率=0.8MHz正弦波頻率0.8MHz：每1/0.8MHz的時(shí)長(zhǎng)繪制一個(gè)0~2π；50MHz晶振或時(shí)鐘

：每1/50MHz的時(shí)長(zhǎng)工作一次。因此，只需每個(gè)時(shí)鐘產(chǎn)生一個(gè)相位/幅度，根據(jù)公式時(shí)鐘每工作62次，即0~61對(duì)應(yīng)0~2π對(duì)應(yīng)的相位/幅度。只需一個(gè)計(jì)數(shù)范圍為0~61的計(jì)數(shù)器即可，最終正弦波頻率為50MHz/62=0.807MHz。特點(diǎn)：計(jì)數(shù)范圍決定了正弦波頻率。4.3基于NCOIP核的高精度信號(hào)發(fā)生器第1種替代方案——步幅恒=1，步頻恒定，周長(zhǎng)由sin頻率定1、引導(dǎo)總結(jié)：62步相對(duì)于62.5步，比6（整數(shù)）×10（整數(shù)）=60步更為精準(zhǔn)。展望：設(shè)法將“每一圈的步數(shù)”設(shè)計(jì)為小數(shù)。6×10步62

步4.3基于NCOIP核的高精度信號(hào)發(fā)生器第2種替代方案-引導(dǎo)1）每個(gè)時(shí)鐘加1，請(qǐng)問(wèn)輸出正弦波頻率？2）每個(gè)時(shí)鐘加2，請(qǐng)問(wèn)輸出正弦波頻率？3）每個(gè)時(shí)鐘加3，請(qǐng)問(wèn)輸出正弦波頻率？1、取消4.1、4.2節(jié)分頻器，假設(shè)時(shí)鐘頻率為50MHz，N=10位寬自溢計(jì)數(shù)器，計(jì)數(shù)范圍為0~210-1。0~1023對(duì)應(yīng)0~2π答：50MHz/1024答：50MHz/（1024/2）=50MHz*2/1024答：50MHz/（1024/3）=50MHz*3/10241、引導(dǎo)歸納：每個(gè)時(shí)鐘加n，輸出正弦波頻率f=50MHz*n/1024或f=50MHz*n/2N或f=50MHz/(2N/n)提問(wèn)展望：2N/n即“步數(shù)=周長(zhǎng)/步幅”，可構(gòu)造出小數(shù)步數(shù)，將0~2π等分；N↑，小數(shù)精度↑。啟示：相位累加器不一定非要每步加1。4.3基于NCOIP核的高精度信號(hào)發(fā)生器第2種替代方案-擴(kuò)大步幅和周長(zhǎng)1、引導(dǎo)要求正弦波頻率=0.8MHz.每一圈總長(zhǎng)由62步更改為210步，計(jì)數(shù)器每次增值210/(50MHz/0.8MHz)=210/62.5=16.384步，取整數(shù)16。走完一圈需210/16=64次(或步)，最終頻率為50MHz/64=0.78125MHz。展望：64步相較62步，距離62.5步誤差更大，相位精度并未提升，故頻率精度也未提升。步幅=1步幅≠1周長(zhǎng)擴(kuò)大周長(zhǎng)0~61-->0~2π0~210-->0~2π4.3基于NCOIP核的高精度信號(hào)發(fā)生器第2種替代方案-擴(kuò)大步幅和周長(zhǎng)1、引導(dǎo)要求正弦波頻率=0.8MHz.每一圈總長(zhǎng)由62步更改為210步，計(jì)數(shù)器每次增值210/(50MHz/0.8MHz)=16.384，取整數(shù)16。走完一圈需210/16=64次(或步)，最終頻率為50MHz/64=0.78125MHz。每一圈為由210步更改為220步，每次加220/(50MHz/0.8MHz)=16777.216，取整數(shù)16777。走完一圈需220/16777=62.50080467步，最終頻率為50MHz/（62.50080467）=0.79999MHz，精度提升。特點(diǎn)：1）取消分頻器，電路更為精簡(jiǎn)，查找表深度增大。2）1步->62步，步數(shù)62/1=62步；（第一種替代方案）

16步->210步，步數(shù)210/16=64步；（第二種替代方案）

16777步->220步，步數(shù)220/16777=62.5008步。（第二種替代方案）將0~2π進(jìn)行“步數(shù)”次等分，相位累加精度精度提升。4.3基于NCOIP核的高精度信號(hào)發(fā)生器第2種替代方案-總結(jié)1、引導(dǎo)每一圈步數(shù)為小數(shù)——>頻率精度提升步幅為1，計(jì)數(shù)值對(duì)應(yīng)0~2π對(duì)應(yīng)的相位值。因每次都是加1，因此0~61周期重復(fù)循環(huán)；步幅n，計(jì)數(shù)值對(duì)應(yīng)0~2π對(duì)應(yīng)的相位值。步幅n相對(duì)于周長(zhǎng)2N可能是小數(shù)，相位/頻率精度提升。例1：周長(zhǎng)1024/步幅16=64步例2：周長(zhǎng)220/步幅16777=62.5008步。4.3基于NCOIP核的高精度信號(hào)發(fā)生器第2種替代方案-總結(jié)1、引導(dǎo)周長(zhǎng)1024步，步幅3，腳印依次為第1圈：0、3、6、......1023（注：1023=241×3）第2圈：2、5、8、......1022第3圈：1、4、7......1021、

周長(zhǎng)1024步，步幅16，腳印依次為第1圈：0、16、32、......1008（注：1008=63×16）第2圈：0、16、32、......1008第3圈：......

步數(shù)為小數(shù)的由來(lái)——相鄰圈腳印不重合特殊情況整數(shù)步腳印重合一般情況小數(shù)步腳印不重合4.3基于NCOIP核的高精度信號(hào)發(fā)生器第2種替代方案-應(yīng)用1）計(jì)數(shù)器每個(gè)時(shí)鐘加n，n=？2）實(shí)際頻率？3）頻率誤差？時(shí)鐘頻率為50MHz，要輸出正弦波頻率為1MHz，誤差<1Hz。假設(shè)N=10位寬自溢計(jì)數(shù)器。答：f=50MHz*n/210=1MHz,得n=20.48，取20或21答：50MHz*n/2N(n取20或21)，976.5625或1025.390625KHz答：-23.4KHz或+25.4KHz4）頻率誤差太大，如何改進(jìn)？答：改進(jìn)思路：擴(kuò)大周長(zhǎng)的同時(shí)，重新計(jì)算步幅

改進(jìn)操作：增加自溢計(jì)數(shù)器位寬N，調(diào)整步幅！1、引導(dǎo)4.3基于NCOIP核的高精度信號(hào)發(fā)生器第2種替代方案-應(yīng)用時(shí)鐘頻率為50MHz，要輸出正弦波頻率為1MHz，誤差<1Hz。假設(shè)N=20位寬自溢計(jì)數(shù)器。50MHz*n/220=1MHz,得n=20971.52，取20972實(shí)際頻率=50MHz*20972/220=1.000023MHz精度不足1、引導(dǎo)50MHz*n/2N=1MHz，的n=85899345.92，取85899346。實(shí)際頻率=50MHz*85899346/232

=1000000.001Hz滿足且有設(shè)計(jì)冗余。假設(shè)N=32位寬自溢計(jì)數(shù)器。4.3基于N