ICSCCSL T/CESA1248—Technicalrequirementsforchipletinterface2023-01-13發(fā) 2023-02-13實中國電子工業(yè)標(biāo)準(zhǔn)化技術(shù)協(xié) 發(fā)T/CESAT/CESA1248—T/CESAT/CESA1248— FlitID結(jié) T/CESAT/CESA1248—T/CESAT/CESA1248—DoubleDataBitErrorPhysicalDataLinkDataLinkLayerFlowcontrolSerializerandeXtraShortUltraShortClockDataSpreadSpectrumContinuousTimeLinearDecisionFeedbackFeedForwardMulti-ChipRe-DistributedSystemInaSiliconFinfield-effectElectro-StaticHumanBodyCharged-Device1計算小芯片通過串行差分信號相連，這種場景通常在多個人工智能(ArtificialIntelligence，AI)芯小芯片接口總線技術(shù)的體系架構(gòu)見圖2，主要包括數(shù)據(jù)鏈路層(DataLinkLayer，DLL)、物理適配層(PhysicalAdaptationLayer，PAL)和物理層(PhysicalLayer，PHY)等，后面將不加區(qū)別使用中文2狀態(tài)機(Statemachines)以及緩沖機制(Buffering)等功能。3PHPHPHY1TXD[150]和1RXD[1502GTs4GTs，6GTs8GTs12GTs16GTs。當(dāng)PHTXP3:0TXN3:0RXP3:0RX[3:2GTs4GTs6GTsGT/s，1GT/，1GT/，2GT/，2GT/，2GT/，3GT/1。1速率與接口種類對應(yīng)配置表128GT/s2,4,6,8,12,8GT/s*2,4,6,8,12,16,20,24,28,32GT/s*1128GT/s2224681216≤12≥16TX+RXFEC@<8TX+RXFEC@8~16TX+RXFEC@<8TX+RXFEC@8~1632468121620242832≤12≥16TX+RXFEC@<8TX+RXFEC@8~16T/CESAT/CESA1248—T/CESAT/CESA1248—TX+RXFEC@16~32TX+RXFEC@<8TX+RXFEC@8~16TX+RXFEC@16~324560：8bits；1：10bits；2：16bits；3：20T/CESAT/CESA1248—T/CESAT/CESA1248—當(dāng)發(fā)送數(shù)據(jù)有效信號(TxDataValid)為1時，指示當(dāng)前時鐘周期下發(fā)送數(shù)據(jù)塊起始指示信號4當(dāng)接收數(shù)據(jù)有效信號(RxDataValid)為1時，指示當(dāng)前時鐘周期下接收數(shù)據(jù)塊起始指示信號5接收機均衡請求信號(RxEqEval)在物理層模式配置(PHYMode)穩(wěn)定和電源關(guān)斷信號(PowerDown)處于0時拉起，指示發(fā)起接收機均衡(RXEqualizationEvaluation)；在鏈路均衡狀態(tài)信息(LinkEqualizationEvaluationInformation677T/CESAT/CESA1248—T/CESAT/CESA1248—當(dāng)發(fā)送數(shù)據(jù)有效信號(TxDataValid)為1時，指示當(dāng)前時鐘周期下發(fā)送數(shù)據(jù)塊起始指示信號8當(dāng)接收數(shù)據(jù)有效信號(RxDataValid)為1時，指示當(dāng)前時鐘周期下接收數(shù)據(jù)塊起始指示信號9接收機均衡請求信號(RxEqEval)在物理層模式配置(PHYMode)穩(wěn)定和電源關(guān)斷信號(PowerDown)處于0時拉起，指示發(fā)起接收機均衡(RXEqualizationEvaluation)；在鏈路均衡狀態(tài)信息(LinkEqualizationEvaluationInformationPHY的LinkEqualizationEvaluationInformation可以通過和RxEqEval信號握手方式傳遞給1011PCIe5.0/6.0Flit本協(xié)議不支持CXL1.1協(xié)議，對于PCIe非Flit模式與CXL.io一樣采用70字節(jié)Flit模式處理。協(xié)議層870BFlit256BFlitPCIe256BFlitPCIePCIeCXLCXL12本文件對于PCIe5.0及以下協(xié)議可以采用上一節(jié)中描述的自定義協(xié)議規(guī)定的64字節(jié)數(shù)據(jù)格式傳輸，對于這種模式，其重傳、循環(huán)冗余校驗(CyclicRedundancyCheck，CRC)、前向糾錯(Forwarderror13256Flit14256Flit15256Flit70字節(jié)Flit模式，可應(yīng)用于CXL2.0或“CXL70B-EnhancedFlitMode1670Flit1770Flit18256Flit1970Flit20Flit物理適配層的功能是增加Flit頭部信息或者是數(shù)據(jù)包的檢錯功能，其中，頭部信息用于表征FltFli21協(xié)議256Flit22協(xié)議70Flit23FlitFlitID256字節(jié)FlitID9256FlitByteByteByte0：DLLP2~5DLLP數(shù)據(jù)；1：DLLP2~5OFCFlitByteRetry4ByteByteRetryAckNakByteRetry4ByteByteProtocolFlitControlByte70字節(jié)FlitID1070FlitByte2’b00無效；2’b01PCIeCXL.io；2’b10CXL.cachemem；2’b11ByteByte0：DLLP2~5DLLP數(shù)據(jù)；1：DLLP2~5OFCFlitByteRetry4ByteByteRetryAckNakByteRetry4ByteByteProtocolFlitControlByte????=??12+??3+??1+24CRC固在有限域GF(2nFEC????=(??+??)(??+??2)?(??+?????1)(??+ ????=????+?????1?????1+…+??1??+??0式中，????(??=0~??1)是系數(shù)，其實現(xiàn)結(jié)構(gòu)見圖2525FEC26×16lane256Flit27×16lane70Flit28PHY29256Flit3070Flit311132FFE?????+···+???1+??0+??1+···+????=????= ????=

??????——CTLE的DC????1——第一極點：0.5??*????2——第二極點：2??*33DFE????=????? 相比較于其它的傳統(tǒng)的印刷線路板(PrintedCircuitBoard，PCB)、SIP等互連方式，小芯片互連為了節(jié)省功耗，每16根數(shù)據(jù)線有一個對應(yīng)的數(shù)據(jù)總線反相（DataBusInversion，DBI）接口；為ESD的標(biāo)準(zhǔn)有兩種情況：如果小芯片的信號沒有在封裝上引出(Packageout)，那么ESD的標(biāo)準(zhǔn)HBM：12TXData34Vix35Rx3613RXDataDQDQ2GT/s4GT/s，14差分串行總線接口TXVTX-DIFF-(2*|VTXD+-VTXD-VCM-RANGE-RLTX-RLTX-ZTX-DIFF-VTX-CM-AC-ITX-VTX-DC-VTX-IDLE-DIFF-AC-VTX-IDLE-DIFF-TTX-IDLE-TTX-IDLE-TO-DIFFLTX-16GT/s≤datarate≤328GT/s≤datarate<16Datarate<816GT/s≤datarate≤32ps,8GT/s≤datarate<16Datarate<815差分串行總線接口RXVRX-DIFF-VCM-RANGE-ILRX-RLRX-RLRX-ZRX-DIFF-VRX-IDLE-DETDIFFp-LRX-16GT/s≤datarate≤328GT/s≤datarate<16Datarate<81678.125,100,156.25,200,Clockphasenoiseoffsetfromnominalinput1101001MHz~1(IntegratedRJfrom12kHztops,(IntegratedRJfrom2MHztops,(0.75~10Mhzps,(0.2~50MHzps,(IntegratedRJfrom12kHztops,(IntegratedRJfrom2MHztops,(0.75~10Mhzps,(0.2~50MHzps,Duty371738常規(guī)封裝小芯片間互連凸點排布示意圖（1639常規(guī)封裝小芯片間互連凸點排布示意圖（164中X表示兩個對齊交錯列的凸點距離，Y表示兩個對齊交錯行的凸點間距，Z表示兩個不同YZZ大。X值是依據(jù)基板焊盤（孔上）尺寸和基板線寬線距來定義，從性能考慮凸點間距應(yīng)盡量滿足：焊盤最小直徑+3倍基板最小線寬+4倍基板最小線距（以15μm的凸點節(jié)距為例，推薦X值為25μm；40交錯分布方式的凸點設(shè)計示意圖41TX/RX1842常規(guī)封裝小芯片間互連示意圖（1643常規(guī)封裝小芯片間互連示意圖（1644451946先進封裝示意圖（通過轉(zhuǎn)接板信號互連47先進封裝示意圖（基于扇出面朝上工藝，通過硅橋轉(zhuǎn)接板信號互連48先進封裝示意圖（基于扇出面朝下工藝，通過硅橋轉(zhuǎn)接板信號互連49先進封裝示意圖（基于扇出工藝，通過重布線層信號互連20505152 (c)TX&RX在邊53先進封裝小芯片間互連凸點排布1）（通過轉(zhuǎn)接板信號互連）2154先進封裝（通過轉(zhuǎn)接板信號互連）22通過硅橋轉(zhuǎn)接板信號互連鏈路模型55先進封裝（采用扇出工藝，通過硅橋轉(zhuǎn)接板信號互連）23通過重布線層信號互連鏈路模型56先進封裝（采用扇出工藝，通過重布線層信號互連）24(Pseudo-RandomBinarySequence，PRBS)多項式對測試碼型產(chǎn)生器和碼型檢查器進行自定義編程。在計算機快速鏈接規(guī)范第二次修訂版本2020年10月(ComputeExpressLinkSpecificationRevision2.0,October,2020)快速外圍器件接口基礎(chǔ)規(guī)范第五次修訂1.02019年5月(PCIExpressBaseSpecificatio