第三章存儲系統(tǒng)

§3.1存儲系統(tǒng)概述

一、存儲器分類

1、按存儲介質(zhì)分類

半導體存儲器磁性材料存儲器光介質(zhì)存儲器

示例內(nèi)存、Flash磁盤、磁帶光盤

存儲特征易失性非易失性

2、按存取方式及功能分類

順序存取隨機存取直接存取只讀存儲器

存儲器(SAM)存儲器(RAM)存儲器(DAM)(ROM)

編址單位記錄塊存儲字記錄塊同RAM/DAM

操作方式存、取存、取存、取取

可變(與訪問地固定(與訪問可變(與訪問地RJRAM/DAM

存取時間

址關(guān)系較大)地址無關(guān))址關(guān)系較小)

回2

3、按在計算機中的作用分類

主存儲器輔助存儲器高速緩沖存儲器控制存儲器

(MM)(AM)(Cache)(CM)

直接與CPU交換主存的后援CPU-主存間的緩CPU內(nèi)部存放微

作用

信息的MEMMEM沖MEM程序的MEM

存儲介質(zhì)MOS型半導體磁/光介質(zhì)MOS型半導體MOS型半導體

存取方式DRAM和ROMSAM/DAMSRAMROM

3

囚

二、存儲器的主要性能指標

*容量(S)：能存儲的二進制信息總量，常以字節(jié)(B)為單位

*速度(B)：常用帶寬、存取時間或存取周期表示

存取時間(TA)一指MEM從收到命令到完成操作所需時間

存取周期(TJ一指連續(xù)訪存的最小間隔時間,TM=TA+T恢復

地址和命令有效數(shù)據(jù),有效地址＞和命令有效數(shù)據(jù)▲有效

?iL

MEM響應MEM恢復MEM響應MEM恢復

帶寬(BJ一指單位時間內(nèi)MEM最多可讀寫的二進制位數(shù):

BM=W/TM,W為數(shù)據(jù)寬度/次，常以bps為單位

*價格：常用總價格c或每位價格C表示，C二C/S

4

三、層次結(jié)構(gòu)存儲系統(tǒng)

1、層^^?陋火

*用戶需求的矛盾：需求一大容量、高速度、低價格

矛盾一

*程序訪問局部性規(guī)律:

程序執(zhí)行時，訪問指令和數(shù)據(jù)所呈現(xiàn)的相對簇聚特件

時間局部件一被訪問過的信息,可能很快被再次訪問

空間局部件一被訪問信息的相鄰信息,可能很快被訪問

示例：for（i=0；i<n；i++）S=S+A[i]；

*用戶需求矛盾的解決方案：

近期常用數(shù)據(jù)一放在“前方”MEM;（麻湎?。┲?/p>

近期不用數(shù)據(jù)一放在“后方”MEM氣慢而大）中

一=高速度、大容量、低價格15

國-----------------------1

2、層次結(jié)構(gòu)的存儲系統(tǒng)

(1)層次存儲系統(tǒng)組成

*思想：①用多種類型MEM構(gòu)成前方-后方的層次結(jié)構(gòu)

BMI〉〉BM2〉〉…〉〉BMn

寄存器匕

存儲系統(tǒng)

CPU

②前方MEM中信息為后方MEM中信息的副本

③各層MEM之間信息傳遞是“透明”的

6

因回

（2）常見的存儲系統(tǒng)層次結(jié)構(gòu)

圍繞主存的層次結(jié)構(gòu)一般為“Cache-主存-

輔存，三種MEM構(gòu)成的兩個存儲層次

*“Cache-主存”存儲層次：

目標一解決主存速度問題（Cache的速度,主存的容量）

*“主存-輔存”存儲層次：

目標一解決主存容量問題（主存的速度,輔存的容量）

7

回回

(3)層次存儲系統(tǒng)的工作方式

*程序執(zhí)行需求：準備執(zhí)行的指令和數(shù)據(jù)存放在主存中:

按程序的邏輯順序執(zhí)行

*存儲系統(tǒng)工作方式：

存儲層次+面向軟件管理(虛擬存儲器)

[^―^―n產(chǎn)生硬件異常?---------1

存儲管理OS相關(guān)軟件匕-----

部件MMU」___________二二-二-二二二二二二

功

成

序

主存

程

中

命

址

址

地

地Cache輔

輔

助硬件主

存

CPUC存

a命

地

地

c中

h

址

e址

地

址

輔存

Cache主存

8

囚回

§3.2半導體存儲器基礎(chǔ)

［雙極型RAM(TTL、ECL)

，半導體RAM-

（易失型）IMOS型RAM-,靜態(tài)RAM(SRAM)

,動態(tài)RAM(DRAM)

，MROM

PROM

半導體ROM，EPROM

（永久型）EEPROM(E2PROM)

、FLASH

*靜態(tài)RAM一用觸發(fā)器存儲信息,長時間不訪問及信息讀出后

信息值（狀態(tài)）保持不變；

*動態(tài)RAM一用電容存儲信息,長時間不訪問及信息讀出后信

息值（狀態(tài)）被破壞，需及恢復信息值（稱為刷新及再生）

9

一、靜態(tài)RAM(StaticRAM,SRAM)

1、SRAM存儲元的組成原理

*6管MOS靜態(tài)存儲元工作原理:

字選擇線W寫入一①在W線上加正脈沖（時

長為寫入延遲）一丁5和丁6導通；

_②若寫“0”，使D二V地、

0V中一丁2截止一「導通；若寫

“1”，使I截止一丁2導通

----------保持一使2V地一丁5和丁6截止

6管MOS型靜態(tài)存儲元電路一T1、丁2狀態(tài)保持不變

讀出一①在W線上加正脈沖；②使D=D=V中一D或亍產(chǎn)生壓降

（“0”導致D電壓下降）一差動放大器可檢測出所存信息，「、丁2狀

態(tài)保持不變（非破壞性讀）

圓圓W

2、SRAM芯片的組成原理

(1)存儲芯片基本組成

由存儲陣列、地址譯碼器、I/O電路、控制電路等組成

X

譯

碼

器

片選區(qū)讀/寫近AoAlA5

*存儲陣列：內(nèi)部存儲單元有一維和二維兩破1織方善

決定

正方形陣列

(信號延遲最小)地址譯碼方式

11

因圓圓圓

*地址譯碼器：有一維、二維兩種譯碼方式

譯碼器輸出線數(shù)一2M根2X2M/2根

常見譯碼方式一二維譯碼方式一同一列存儲元共用位選擇線

X

A6譯存儲元存儲元

A1驅(qū)

碼動

器器

價存儲元?（卜存儲兀?

A。A5

*驅(qū)動器：X譯碼器每個輸出需驅(qū)動同一行各存儲元的字選線

l-f設(shè)置驅(qū)動器增加驅(qū)動能力

I/O電路輸出時需驅(qū)動總線佶號（負載大）

12

國兇

*1/0電路：根據(jù)內(nèi)部讀/寫信號,檢測/控制D及亍線

-D;存儲元

差分讀出放大器於放大器;（所選）

數(shù)據(jù)DT驅(qū)動器D

讀寫

*片選與控制電路:

片詵一MEM常由多個芯片組成,MEM讀/寫常針對某個芯片

卜7

A6~A0

WE

D

控制電路一根據(jù)片選區(qū)及麗信號反丁印一『

生成內(nèi)部讀/寫信號麗」一讀

因固圓

⑵存儲器芯片相關(guān)參數(shù)與結(jié)構(gòu)組織

*芯片相關(guān)參數(shù)：

存儲陣列容量一陣列容量二存儲字數(shù)義存儲字長

數(shù)據(jù)引腳數(shù)量一引腳組織成雙向時,引腳數(shù)二存儲字長

引腳組織成單向時,引腳數(shù)二2*存儲字長

地址引腳數(shù)量一引腳數(shù)二10g2存儲字數(shù)，即

引腳數(shù)二10g2（陣列容量/存儲字長）

練習1—某SRAM芯片容量為4K位，數(shù)據(jù)弓I腳（雙向）為8根，地

址引腳為多少根？若數(shù)據(jù)引腳改為32根，地址引腳為多少根？

練習2—某SRAM芯片數(shù)據(jù)弓|腳（單向）為8根、地址引腳亦為8

根，芯片存儲容量為多少個字節(jié)？

14

回的I

*SRAM芯片結(jié)構(gòu)組織：一以Intel2114SRAM芯片為例

參數(shù)一容量二1KX4位，數(shù)據(jù)弓I腳二4根(雙向)，地址引腳二10根

結(jié)構(gòu)一①正方形存儲陣列(64X64)；②4套I/O電路；

③二維譯碼(log264=6>log2[64/4]=4)

行

A3—譯Yor存儲元r「存儲元L「存儲元「「存儲元」

碼

器64行X64列

A82

?存儲元?一存儲元…1-存儲兀--存儲?！?/p>

Do

D3

&

列譯碼器

OSWEA2AlAoA9

15

囚回

3、SRAM芯片的讀寫時序

*讀周期時序：（存儲器對外部信號的時序要求）

tRc—CPU讀周期時間

?-------tA------------?

t--CPU訪問時間（讀出時間）

地址:X-><-A

tco—SRAM讀出時間

WEtex—SRAM存取時間

CS_______/（而有效一數(shù)據(jù)輸出穩(wěn)定）

tco-----?HTD-?t（）TD—SRAM恢復時間

（函無效一數(shù)據(jù)引腳高阻）

1/0「4---------------

tex—?!~n

SRAM—X有效時開始讀操作、區(qū)無效時結(jié)束讀操作

…\—

由地址信號或由操作命令獲得地址信號已穩(wěn)定CPU已讀得數(shù)據(jù)

操作者一先發(fā)地址信號、后發(fā)操作命令teltexN線路延遲

(tA1九0三t()TD、-tRC-tA^t0TD-A)

16

國兇

*寫周期時序:

twc

地址-Xtwc—CPU寫周期時間

tw—CPU寫入時間；

WE\

tWR—CPU寫恢復時間

ftAW<—twR—?

twtAW—SRAM地址寫入時間

CS\

tDw—SRAM數(shù)據(jù)寫入時間

tDW—DH

tDH—SRAM數(shù)據(jù)保持時間（關(guān)閉寫）

I/O-＜數(shù)據(jù)入＞

SRAM—區(qū)有效時開始寫操作、￡無效時結(jié)束寫操作

地址信號已穩(wěn)定SRAM已完成數(shù)據(jù)寫入

操作者一先發(fā)地址、后發(fā)命令

（tAW三地址譯碼時長）WE無效后數(shù)據(jù)保持三tDH

17

囚

二、動態(tài)存儲器（DynamicRAM,DRAM）

?動態(tài)RAM目標：降低功耗、節(jié)約成本

1、動態(tài)RAM存儲元工作原理

*3管MOS式動態(tài)存儲元工作原理:

寫入一①所寫數(shù)據(jù)加到WD上；

②打開丁3一對Cs充電/放電

保持一斷開丁3一無放電回路一Cs

保存信息（會緩慢泄遍）

需定時對Cs刷新一」

讀出一①在?上加正脈沖一對CD

預充電；②打開丁2一讀RD

上電壓變化（非破壞性讀）

刷新一先讀出數(shù)據(jù)、再寫入所讀數(shù)據(jù)

18

@向@

*單管MOS式動態(tài)存儲元工作原理：

寫入一①所寫數(shù)據(jù)加到D上，字選-擇---線---x--j---------

②打開Ti一對Cs充電/放電；

保持一斷開「一無放電回路一信息存昨

儲在Cs中（會緩慢泄漏）；

數(shù)據(jù)線D

讀出一①在D上加正脈沖一對CD預充電，

②打開讀D上電壓變化（破壞性讀）-Cs被充電

③立即用所讀數(shù)據(jù)對C$重新寫入"稱為再生

刷新一步驟同讀操作

*單管MOS式存儲元與3管MOS式存儲元的區(qū)別：

相同一均需定時（如2111s?3.3ms內(nèi)）對各存儲元刷新

不同一只需1個MOS管、只需1根數(shù)據(jù)線,讀后需立即再生

19

四回

2、DRAM芯片的組成原理

(1)3管MOS式DRAM芯片的組成

*基本結(jié)構(gòu)：與SRAM類似，①設(shè)置刷新放大器、預充電電路;

②傳送數(shù)據(jù)不采用差分方式；③增加刷新控制機構(gòu)

X

Aii譯

碼

器

.

刷新放大器

D*

*芯片操作：讀、寫、刷新(新增)

回位G20

*存儲元刷新的實現(xiàn):

使用刷新操作f要求所刷新存儲元和I/O電路斷開

……裊............

如何提高刷新的效率？j列譯碼器輸出全部無效：

同一行中所有存儲單元同時刷新!<==^—q稱為行前薪

也》福麗雙餐底薪汰羲;

*行刷新方式的芯片引腳組織:

方案①一地址引腳不變,增加REF弓|腳（刷新時列地址無用）

J方案②—地址引腳減半,使用行地址弓|腳、列地址引腳

A「A01地址一）TA「A°xrory列地址廣

cs不廣RASIJr上可代替cs

REF-I\CASnr\

：???4:

WE\/~WE'/一

方案①一地址引腳不變方案②一地址引腳減半

21

囚

(2)單管MOS式DRAM芯片的組成

*基本結(jié)構(gòu)：通常采用地址分兩次傳送方式組織

增設(shè)①地址鎖存器、時序控制電路，②再生電路

行X

地

譯

址

A5'???AO碼

鎖

器

存

器

RAS

CAS

WE

*芯片操作：讀、寫、刷新(行刷新方式「無列地址〕)

回22

(3)DRAM芯片組成示例

lintel2116芯片：單管MOS存儲元、地址分兩次傳送

參數(shù)一容量二16KXlb；地址引腳二14/2=7根；

數(shù)據(jù)引腳二2根(單向DIN/DOUT、共1位寬度)

結(jié)構(gòu)一2個64X128存儲陣列，時鐘發(fā)生器串聯(lián)

Ag

Ao'

DIN

DQUT

RAS

CAS

WE

@@四23

lintel2164芯片：單管MOS型存儲元、地址分兩次傳送

參數(shù)一64KXlb容量，2根數(shù)據(jù)（單向）、16/2二8根地址引腳

結(jié)構(gòu)一4個128X128存儲陣列；2套行、列譯碼器同時譯碼

128X1281/2行128X128

卜7‘存儲陣列譯碼器存儲陣列4

2數(shù)據(jù)輸

9鎖行個讀出個讀出選

A：存通128128DIN

6再生放大器再生放大器I入緩沖

Ao'二一器址I

1/2列譯碼器1/2列譯碼器/

。

二：鎖列128個讀出128個讀出電數(shù)據(jù)輸

路DQUT

：存地再生放大器再生放大器出鎖存

―一器址.

128X1281/2行128X128

存儲陣列譯碼器存儲陣列

RAS行時鐘發(fā)生器列時鐘發(fā)生器寫時鐘發(fā)生器

CAS

※說明一DRAM芯片默認為單管MOS、地址引腳減半型芯片!

24

囚

3、DRAM芯片的操作時序

*讀周期時序:

-tcRD

tA——

地址-X行地址X列地址XtcRD—CPU讀周期時間；

t—CPU訪問時間；

tAHtAHA

RAStAH一地址鎖存延遲；

tRCL-R底與限信號延遲；

CAS

tRAC—麗有效至數(shù)據(jù)輸出延遲;

WE

VAWtcAC—亦有效至數(shù)據(jù)輸出延遲;

?——tRCL—tcAC?tD℃

tDOH一數(shù)據(jù)保持時間

I/O有效〉一

tRAC

DRAM—RAS有效時開始操作、RAS無效時結(jié)束操作

先鎖存行地址

.CPU已I....讀.....得..數(shù)..據(jù)....

操作者一艱先于艱有效而在市有tAFQSc+線路延遲

(tRCL^tAH)效期間無效

回25

*刷新周期時序：

與讀周期類似，區(qū)別在于CAS在整個操作過程中無效

1-一行刷新時不需要列地址

DOH

tcRF一刷新周期時間（同讀操作）

地址-X行地址X

tA一刷新讀出時間（同讀操作）

RAStDOH一刷新寫入時間（同讀操作）

t—RAS與CAS信號最大間隔

CASRC

I/O

時鐘發(fā)生器可檢測t>tRC?

26

囚

4、DRAM芯片的刷新

*刷新周期：同一存儲元連續(xù)兩次刷新的最大間隔

*刷新方法：每個刷新周期內(nèi)，循環(huán)進行所有行的行刷新

⑴DRAM芯片刷新方式

通常有集中式、分散式、異步式三種方式

*集中式刷新：將所有行刷新集中在刷新周期的后部

一讀/寫/空閑一.--------一刷新一----------------

周期序號12???nn+1n+2???n+mtc一芯片的存取周期

??????一行刷新的循環(huán)次數(shù)

時長一_tc..tc、一tc.一tc.m

一刷新周期內(nèi)可訪存次數(shù)

地址行號XY???R01???m-1n

.----刷羽調(diào)期](如2!ms)----?.--

設(shè)tc=0.5us、m=128次，則n=2000/0.5728=3872次

特點一存在“死區(qū)”（不能進行讀/寫操作的時間段）

回27

*分散式刷新：將行刷新分散在每個存取周期中

R/WR/WR/WR/WR/WR/W

REFREF???REF???

地址行號X0Y1Rm-1AB

??????

:tc，

,只為小以加1'

------------------------刷新周期------------------------------------------?

特點一避免了“死區(qū)”，增加了存取時間（1倍）

*異步式刷新：將行刷新均勻分布在刷新周期中

R/W???R/WREFR/W???R/WREFR/W???R/WREF

???

地址行號X???Y0R???S1AB

_tc???tctctc???tctc???tj一說.

???

15.E)ps

<---------刷新周期（如2ms)------?

設(shè)芯片需刷新128次，則每次刷新間隔2000/128=15.5JJs

特點一“死區(qū)”可忽略，支持固有的存取周期一最常用

28

囚

(2)DRAM芯片刷新實現(xiàn)

按約定的刷新方式,由專用電路定時產(chǎn)生行刷新命令

*DRAM芯片的刷新電路：

*刷新電路在計算機的位置：

通常獨立存在于DRAM芯片/模塊之外-DRAM控制器

29

5、MOS型SRAM與DRAM芯片比較

*DRAM芯片的優(yōu)點：

①DRAM集成度遠高于SRAM：-常采用單管MOS存儲元

②DRAM地址引腳是SRAM的一半:一常采用地址分兩次傳送方式

③DRAM功耗約為SRAM的1/4；一采用單管MOS存儲元所致

⑷DRAM成本遠低于SRAM

*DRAM芯片的缺點：

DRAM速度遠低于SRAM-使用動態(tài)元件（電容）所致

*RAM芯片應用：

SRAM芯片一常用來構(gòu)成高速度、小容量MEM,如Cache

DRAM芯片一常用來構(gòu)成大容量MEM,如主存

作業(yè)一：P143—4、5、9、10

30

三、只讀存儲器(ReadonIyMemory,ROM)

*ROM：信息注入MEM后不能再改變,它具有非易失性

0一|通常需隨機訪問|一|有時希望可改變信息

*半導體ROM：具有非易失性的半導體MEM,如EPROM、FLASH等

*ROM芯片組成：與SRAM類似,

區(qū)別在于存儲元的實現(xiàn)及操作

行

地

1、掩模ROM(MROM)人5址

譯

*特征：用戶不可修改信息碼

器

*存儲元狀態(tài)：用MOS管的有/無

表示

*數(shù)據(jù)讀出：字選線加電壓時，

位線電壓為所選存儲元的數(shù)據(jù)

31

回

2、可編程ROM（PR0M）

*特征：用戶可一次性修改信息（電寫入）

*存儲元狀態(tài)：用二極管/熔絲的通/斷表示，，1”/，，0”

字選擇線x2字選擇線x9

數(shù)

數(shù)

據(jù)

據(jù)

線

線

DD

熔絲未斷（“1”）熔絲已斷（“0”）

*數(shù)據(jù)寫入：字線X加電壓，若寫“0"一VD二V地一熔絲熔斷，

若寫“1”一VD二V中一熔絲不斷

*數(shù)據(jù)讀出：字線X加電壓、VD二V中，檢測VD變化可讀出數(shù)據(jù)

32

回

3、可擦除可編程ROM（EPROM）

*特征：用戶可多次修改信息（電寫入、光擦除）

*存儲元狀態(tài)：常用FAMOS的浮柵優(yōu)是/否帶電荷表示

源極S浮柵Gf漏極D源極S浮柵Gf漏極DD

S

*數(shù)據(jù)讀出：Gf帶電荷時一FAMOS

導通fVp=0V,否則Vp=VQC

*寫數(shù)據(jù)“產(chǎn)（寫入）：

Vpp=+25V、脈沖寬度約50ms

*寫數(shù)據(jù)“0”（擦除）：

用紫外線照射10?20分鐘一整個芯片一起擦除

（Gf上電子獲得光子能量一穿過Si。2層一與基體電荷中和）

回33

4、電可擦除可編程ROM（E2PROM）

*特征：用戶可多次修改信息（電寫入、電擦除）

*存儲元狀態(tài)：常用浮柵方是/否帶電荷表示

GcGfDD

*數(shù)據(jù)讀出：Gf帶電荷時fFlotox截止fVD不變，否貝WD=0V

*數(shù)據(jù)寫入：寫“0”時Gf放電，寫“1”時Gf吸收電荷,

寫入時先自動進行擦除（擦除精度常為行）

+20VJ1+0V

+20Vn+20V幾

字選匕廳當字選

?位?位

線+20VJL線

DD

Gc

(b)寫“0”(寫入)(c)寫“1”(擦除)

34

四圓

5、閃速存儲器(FLASH)

*特征：用戶可多次修改信息(改寫入、電擦除)

*存儲元狀態(tài)：與疊柵EPROM類似，但氧化層更薄f速度更快

SGcDD

S

*數(shù)據(jù)讀出：與E2PR0M相同;

*數(shù)據(jù)寫入與擦除：與E2PROM相同，擦除精度通常為塊

+12Vj-L+^V

字線X1

1線

Vs二OVJ

(a)讀出狀態(tài)(b)寫“0”(寫入)(c)寫“1”(擦除)

35

回

§3.3主存儲器

一、主存儲器的組成

*主存儲器相關(guān)概念：

主存容量=主存單元長度X主存單元個數(shù)

計算機結(jié)構(gòu)設(shè)計時確定的參數(shù)l"--1軟硬件遵守此約定

1（如CPU引腳數(shù)量等）

主存地址長度主存單元長度

，-----4------，------人-----S

An-1A°bw_i???bn

主

存

地實際配置的主存

爛

大小表示：址（可降低成本）

n位、或2n空

間

回36

*應用對主存空間的需求:

bx…瓦需求一只讀、非易失性

主

存系統(tǒng)程序區(qū)（如機器啟動時的BIOS）

地

址

空，用戶程序區(qū)（如機器啟動后的OS等）

間

需求一讀寫

*主存儲器的組成:

I主存單元長度

①由ROM、RAM芯片組成的特定r（特定值）n

存儲字長的存儲器:ROM,靜態(tài)程序區(qū)

（大小固定）

②ROM空間大小固定、RAM空間

SRAM

大小可選配（W最大空間），動態(tài)程序區(qū)

或（大小可選）

▼DRAM

CPU按此設(shè)置引腳

37

四圓

二、主存儲器的邏輯設(shè)計

存儲器容量=存儲字長X存儲字數(shù)

=存儲單元長度X存儲單元個數(shù)

*存儲器容量擴展方法：位擴展法、字擴展法、字位擴展法

*主存邏輯設(shè)計：使用ROM、SRAM或DRAM芯片講行容量擴展,

實現(xiàn)主存單元長度和主存單元個數(shù)

而薛量擴展的特例

1、位擴展法（又稱并聯(lián)擴展）

*目的：擴展存儲器的存儲字長

*芯片連接特征：

各芯片數(shù)據(jù)引腳連接不同,其余引腳連接相同

38

國兇

例1—用1KX1位SRAM芯片構(gòu)成IKX4位存儲模塊

bit3…bit0

0000000000??????

0000000001IKXlbIKXlbIKXlbIKXlb

SRAMSRAMSRAMSRAM

IKXlb??????IKXlb

D3Do

WE

1111111111

cs

例2—用IKX1位DRAM芯片構(gòu)成IKX4位存儲模塊

A。

D3Do

WE

RAS

CAS

39

囚

2、字擴展法(又稱串聯(lián)擴展)

*目的：擴展存儲器的存儲字數(shù)

例3—用1KX4位SRAM芯片構(gòu)成2KX4位存儲模塊

解：①芯片數(shù)量一共需(2KX4b)+(lKX4b)二2片

②各芯片地址范圍一存儲模塊地址為1。8(210二11位,

各芯片片選有效邏輯一0#、1#芯片分別為A1。二0、A1。二1

Ai(r

Ag-

Ao二

D3Do

WE

cs

練習1—用IMX4位SRAM芯片構(gòu)成4MX4位存儲模塊

回40

例4—用1KX4位DRAM芯片構(gòu)成4KX4位存儲模塊

解：芯片數(shù)量一共需(4KX4b)小(1KX4b)二4片

引腳組織一①地址擴展法：行地址中無A5,行不通!

②獨立控制法：根據(jù)各芯片地址范圍及操作

地址，使前&有效，容易實現(xiàn)!

A4?Ao

D312P

_______WE

RAS3^RAS（）

CAS

41

囚

3、字位擴展法

*目的：同時擴展存儲器的存儲字長和存儲字數(shù)

例5—用1KX4位SRAM芯片構(gòu)成2KX8位存儲模塊

解：①芯片數(shù)量一共需(2KX8b)+(lKX4b)二4片

②各芯片地址范圍一存儲模塊地址為log2(2K)=11位

b7?b4b3?b0

回

練習2—用IKX4位SRAM芯片構(gòu)成4KX8位存儲模塊

例6—用IKX4位ROM、IKX8位SRAM芯片構(gòu)成4KX8位存儲模

塊，其中前1KB空間為只讀空間

解：①芯片數(shù)量一共需ROM2片、SRAM3片

43

囚

三、主存儲器與CPU的連接

1、CPU與外部的接口

*CPU訪問外部的過程：按地址訪問一馮?諾依曼模型要求

AB

DB

CB

*CPU與外部的接口：地址、數(shù)據(jù)、控制/狀態(tài)4種信號

注：①地址引腳組織一數(shù)量為最大地址空間大小、與實際配置空間無關(guān)

②空閑狀態(tài)與讀/寫狀態(tài)的表示一必須用三2個信號表示；

③訪問主存或I/O設(shè)備時的區(qū)分一常用控制信號IO/M區(qū)分

回44

2、主存儲器與CPU的連接

*需進行信號及時序的轉(zhuǎn)換:

*SRAM主存與DRAM主存:

△簡化復雜度一重點討論SRAM主存與CPU的連接

45

因圓圓

⑴數(shù)據(jù)線的連接

*要求：主存數(shù)據(jù)線數(shù)=CPU數(shù)據(jù)引腳數(shù)<4畝面....1#

*連接：CPU數(shù)據(jù)引腳與豐存數(shù)據(jù)線一一對應連接

(2)地址線的連接

*要求：實際配置的豐存地址空間WCPU支持的主存地址空間

?-------接賽卷至1代噩｝-------1

*連接：CPU地址引腳低位與豐存地址線一一對應連接:

CPU地址引腳高位與豐存片選線按一定邏輯連接

配置的

CPU支持的主存地

主席地址空間

址空間

46

@四回

(3)命令線的連接

*命令線功能：MEM操作一IO/M為低、而十麗二1

I/O操作一IO/M為高、RDSWR-1

無操作一面十麗二0

*連接：CPU讀/寫命令線與寫存讀/寫線直接連接:

CPU其余命令線與豐存片選線按MEM操作邏輯連接

*有效邏輯：對MEM操作、操作地址在主存地址范圍內(nèi)時

47

囚

例1—某CPU有16根地址線、8根數(shù)據(jù)線，命令線有IO/M、如、

WR；主存配置如右圖所示，有2KX8位ROM及b7b0

4KX4位SRAM芯片可用。⑴需ROM、RAM芯片各

多少塊？⑵列出主存中各芯片片選有效邏輯;

⑶畫出主存內(nèi)部組成；⑷畫出與CPU的連接圖

解：⑴芯片數(shù)量一ROM=(41(乂89+(21(*82=2塊，RAM=6塊

⑵各芯片的片選有效邏輯一主存地址共14位(&3?

b7?b4b3?b0在主存中的地址范圍芯片片選有效邏輯

0#ROM0K~2KT000XXXXXXXXXXXA13A11=000

1#ROM2K~4K-1001XXXXXXXXXXXA]i=001

1#0#

4K"8K-101XXXXXXXXXXXXAi3~A]2=（）1

SRAMSRAM

3#2#

8K~12K-110XXXXXXXXXXXX

SRAMSRAMA13~A12=1。

5#4#

12K"16K-111XXXXXXXXXXXXAi3~Ai2=ll

SRAMSRAM

-------------

⑶主存內(nèi)部連接

CS

^13-

A[2

Air

A10?A。

D3?Do

D7?D4：

WE

49

囚呵

⑷主存與CPU的連接一主存空間（16K）放在CPU空間（64K）低端

練習一16位CPU的最大主存空間為2MB、主存按字編址，欲配

置512KB主存（前128KB為只讀空間），現(xiàn)有64Kx8位ROM、64KX16

位SRAM、256Kxi6位SRAM芯片可用。

請畫出主存內(nèi)部芯片連接圖，及主存與CPU的連接圖

思考一若主存由DRAM芯片構(gòu)成，則如何與CPU進行連接？

50

囚

附：計算機中主存容量的可選配實現(xiàn)（不作課程要求）

①主存控制器支持的主存模塊的最大數(shù)量固定

L-即內(nèi)存條L一即主板上的BANK插槽數(shù)

D31?Do

A31?AoA15?Ao

RAS0

CAS。

CPUt、

I0/M曹RASi

RDCASi

而WE

②各主存模塊的接口統(tǒng)二、容量可變

L一不同時期流行規(guī)格不同常見168線DIMM

51

③系統(tǒng)啟動時，檢測內(nèi)存條的容量、分配內(nèi)存條的地址范圍

硬件支持一內(nèi)存條均包含SPD芯片,并與巡連接；

串行的存在檢測芯片一」1--系統(tǒng)管理總線

檢測實現(xiàn)一啟動時，BIOS通過SMB讀取所有BANK的容量:

地址分配一BIOS按BANK順序分配各內(nèi)存條的地址范圍