具體介紹ISE中通過編輯UCF文件來對FPGA設(shè)計進行約束本文主要通過一個實例具體介紹ISE中通過編輯UCF文件來對FPGA設(shè)計進行約束，主要涉及到的約束包括時鐘約束、群組約束、邏輯管腳約束以及物理屬性約束。Xilinx定義了如下幾種約束類型：?“AttributesandConstraints”

?“CPLDFitter”

?“GroupingConstraints”?“LogicalConstraints”

?“PhysicalConstraints”

?“MappingDirectives”

?“PlacementConstraints”

?“RoutingDirectives”

?“SynthesisConstraints”

?“TimingConstraints”

?“ConfigurationConstraints”通過編譯UCF（userconstraintsfile）文件可以完成上述的功能。還是用實例來講UCF的語法是如何的。圖1RTLSchematic

圖1是頂層文件RTL圖，左側(cè)一列輸入，右側(cè)為輸出，這些端口需要分配相應(yīng)的FPGA管腳。

表1.UCFexample對上面的UCF文件進行一些注釋：

該UCF文件主要是完成了管腳的約束、時鐘的約束，以及組的約束。

第一、二行：主要定義了時鐘以及對應(yīng)的物理管腳。第一行，端口pin_sysclk_i分配到FPGA管腳AD12，并放到了pin_sysclk_igroup中。那如何得知是AD12的管腳呢，請看圖2，F(xiàn)PGA管腳AD12是一個66MHz的外部時鐘。FPGA的開發(fā)板肯定有電路原理圖供你分配外部管腳。圖2，電路原理圖第二行：時鐘說明：周期15ns，占空比50%。關(guān)鍵詞TIMESPEC（TimingSpecifications），即時鐘說明。一般的語法是：TIMESPEC"TSidentifier"=PERIOD"timegroup_name"value[units];其中TSidentifier用來指定TS（時鐘說明）的唯一的名稱。第七行：pin_plx_lholda_o連接至物理管腳D17，并配置該管腳電平變化的速率。關(guān)鍵詞：SLEW，用來定義電平變化的速率的，一般語法是：NET"top_level_port_name"SLEW="value";

其中value={FAST|SLOW|QUIETIO},QUIETIO僅用在Spartan-3A。第十行：定義pin_plx_ads_n_i輸入跟時鐘的關(guān)系。OFFSETIN和OFFSETOUT的約束。OFFSETIN定義了數(shù)據(jù)輸入的時間和接收數(shù)據(jù)時鐘沿（captureEdge）的關(guān)系。一般的語法是：OFFSET=INvalueVALIDvalueBEFOREclockOFFSET=OUTvalueVALIDvalueAFTERclock

圖3時序圖（OFFSETIN）例子：

NET"SysCLk"TNM_NET="SysClk";

TIMESPEC"TS_SysClk"=PERIOD"SysClk"5nsHIGH50%;

OFFSET=IN5nsVALID5nsBEFORE"SysClk";上面的定義了基于SysClk的全局OFFSETIN的屬性。時序可看圖3.

圖4時序圖（OFFSETOUT）例子：

NET"ClkIn"TNM_NET="ClkIn";

OFFSET=OUT5nsAFTER"ClkIn";上面設(shè)置主要是定了了時鐘跟數(shù)據(jù)的時間關(guān)系，時序圖4。可以看到這時一種全局定義，Data1和Data2輸出時間都受到OFFSET=OUT5nsAFTER"ClkIn"的約束。如果需要單獨定義輸出端口的OFFSETOUT的，需要制定相應(yīng)的NET，可參考表1中的第57行。第18至49行：pin_plx_lad_io<*>被歸到了名稱為LAD的TMN(Timingname)，這個可以說是GROUP的約束。這樣往往給約束帶來方便，不用一個一個的NET或者INST進行約束。第50至51行：對TIMEGRP是LAD進行OFFSETIN和OUT的定義。在時序約束中，在這里還未提及FROMTO的約束。FROMTO的約束主要是用來兩個同步模塊之間的時間關(guān)系的約束。在這里不做深入的討論。至此，基本上把一般的UCF文件的作用進行了注釋。注：一般的時間的約束需要通過靜態(tài)的時序分析，然后再設(shè)定相應(yīng)PERIOD，OFFSETIN以及OFFEETOUT等的時間參數(shù)。當然在例子中還沒有涉及到區(qū)域的約束。下面會試圖說一下。ISE進行綜合后會將設(shè)計代碼生成相應(yīng)的邏輯網(wǎng)表，然后經(jīng)過translate過程，轉(zhuǎn)換到Xilinx特定的底層結(jié)構(gòu)和硬件原語，MAP過程就是將映射到具體型號的器件