1.3微型計算機(jī)的邏輯電路基礎(chǔ)1.3.1觸發(fā)器觸發(fā)器（Trigger）按功能分類，有R-S型、D型、J-K型等。是計算機(jī)的記憶裝置的基本單元，1個觸發(fā)器存儲1位二進(jìn)制數(shù)。觸發(fā)器的種類很多。按時鐘控制方式分，有電位觸發(fā)、邊沿觸發(fā)、主從觸發(fā)等方式。觸發(fā)器也是構(gòu)成時序電路的基礎(chǔ)。時序電路是邏輯電路的一種,它的輸出狀態(tài)不僅與當(dāng)時的輸入狀態(tài)有關(guān),而且還與電路在此前的輸出狀態(tài)有關(guān).參見《數(shù)字邏輯》因此觸發(fā)器有兩個作用,一是記憶,二是與其它部件一起產(chǎn)生時序信號.微型計算機(jī)的邏輯電路基礎(chǔ)基本R-S觸發(fā)器

基本R-S觸發(fā)器是直接復(fù)位置位觸發(fā)器的簡稱，由于它是構(gòu)成各種功能觸發(fā)器的基本部件，故稱為基本R-S觸發(fā)器。用與非門構(gòu)成的基本R-S觸發(fā)器

組成：由兩個與非門交叉耦合構(gòu)成，其邏輯圖和邏輯符號分別如下圖(a)和(b)所示。

圖中，R稱為置0端或者復(fù)位端，S稱為置1端或置位端；邏輯符號輸入端加的小圓圈表示低電平或負(fù)脈沖有效。微型計算機(jī)的邏輯電路基礎(chǔ)D觸發(fā)器為了解決時鐘控制R-S觸發(fā)器在輸入端R、S同時為1時狀態(tài)不確定的問題，可對時鐘控制R-S觸發(fā)器的控制電路稍加修改，使之變成如下圖(a)所示的形式，這樣便形成了只有一個輸入端的D觸發(fā)器。其邏輯符號如圖(b)所示。

修改后，控制電路在時鐘脈沖作用期間(C=1時)，將輸入信號D轉(zhuǎn)換成一對互補(bǔ)信號送至基本R-S觸發(fā)器的兩個輸入端，使基本R-S觸發(fā)器的兩個輸入信號只可能是01或者10兩種組合，從而消除了狀態(tài)不確定現(xiàn)象，解決了對輸入的約束問題。RS微型計算機(jī)的邏輯電路基礎(chǔ)J-K觸發(fā)器在時鐘控制R-S觸發(fā)器中增加兩條反饋線，將觸發(fā)器的輸出和交叉反饋到兩個控制門的輸入端，并把原來的輸入端S改成J，R改成K，即可改進(jìn)成J-K觸發(fā)器。J-K觸發(fā)器的邏輯圖和邏輯符號如下圖所示。

該觸發(fā)器利用觸發(fā)器兩個輸出端信號始終互補(bǔ)的特點，有效地解決了時鐘控制R-S觸發(fā)器在時鐘脈沖作用期間兩個輸入同時為1將導(dǎo)致觸發(fā)器狀態(tài)不確定的問題。1.3.2寄存器用以暫存某個數(shù)據(jù)，以便在適當(dāng)?shù)臅r間節(jié)拍和給定的計算步驟將數(shù)據(jù)輸入或輸出到其它記憶元件中去。1個觸發(fā)器就是一個1位寄存器，由n個觸發(fā)器可以組成1個n位寄存器。是計算機(jī)的一個重要部件，用于暫存數(shù)據(jù)、指令等。它是由觸發(fā)器和一些控制門組成的。1.緩沖寄存器圖1.44位緩沖寄存器DR數(shù)據(jù)緩沖寄存器的作用：中轉(zhuǎn)站補(bǔ)償速度差別單累加器結(jié)構(gòu)中，DR可兼作操作數(shù)寄存器AC內(nèi)存或I/O指令數(shù)據(jù)DR指令數(shù)據(jù)2.移位寄存器在移位脈沖的作用下，能將其所存儲的數(shù)據(jù)逐位向左或向右移動，以達(dá)到計算機(jī)在運(yùn)行過程中所需的功能。3.計數(shù)器(Counter)它也是由若干個觸發(fā)器組成的寄存器，當(dāng)一個計數(shù)脈沖到達(dá)時，它會按二進(jìn)制數(shù)的規(guī)律累計脈沖數(shù)，使存儲在其中的數(shù)字加1。4.累加器(Accumulator)也是一個由多個觸發(fā)器組成的多位寄存器，它并不進(jìn)行加法運(yùn)算，而是用以暫存每次在ALU(ArithmeticLogicUnit)中計算的中間結(jié)果。具有數(shù)碼寄存和移位兩個功能。是計算機(jī)、數(shù)字儀表中常用的一種電路。圖1.5移位寄存器邏輯圖1.3.3三態(tài)電路(帶開關(guān)的管道)如果一條信號傳輸線即能與一個觸發(fā)器接通，也可以與其斷開而與另外一個觸發(fā)器接通，則一條信息傳輸線就可以傳輸任意多個觸發(fā)器的信息了。當(dāng)選通端E為高電平時，A的兩種可能的電平（0和1）都可以順利的通到B端去，即E=1時，B=A。當(dāng)選通端E為低電平時，A端與B端是不相通的，即它們之間存在著高阻狀態(tài)。由于記憶元件是由觸發(fā)器組成的，而觸發(fā)器只有兩個狀態(tài)：0和1，所以每條信號傳輸線只能傳送一個觸發(fā)器的信息（0或1）。三態(tài)輸出電路（或稱三態(tài)門）就是為了達(dá)到這個目的而設(shè)計的。三態(tài)輸出電路的符號如圖1.6所示。圖1.6三態(tài)輸出電路微型計算機(jī)的邏輯電路基礎(chǔ)

三態(tài)輸出門(TS門)

三態(tài)輸出門有三種輸出狀態(tài)：輸出高電平、輸出低電平和高阻狀態(tài)，前兩種狀態(tài)為工作狀態(tài)，后一種狀態(tài)為禁止?fàn)顟B(tài)。簡稱三態(tài)門(ThreestateGate)、TS門等。

注意!三態(tài)門不是指具有三種邏輯值。如何使電路處在工作狀態(tài)和禁止?fàn)顟B(tài)？

通過外加控制信號！微型計算機(jī)的邏輯電路基礎(chǔ)例如，右圖所示為一個三態(tài)輸出與非門的電路結(jié)構(gòu)圖和邏輯符號。該電路是在一般與非門的基礎(chǔ)上，附加使能控制端和控制電路構(gòu)成的。該電路邏輯功能如下：

EN=0：二極管D反偏，此時電路功能與一般與非門無區(qū)別，輸出；EN=1：一方面因為T1有一個輸入端為低，使T2、T5截止。另一方面由于二極管導(dǎo)通，迫使T3的基極電位變低，致使T3、T4也截止。輸出F便被懸空，即處于高阻狀態(tài)。1.3.4譯碼器74LS138

常見的二進(jìn)制集成譯碼器有2→4譯碼器、3→8譯碼器、和4→16譯碼器。下面以3→8譯碼器為例說明譯碼器的結(jié)構(gòu)和工作原理。3→8譯碼器的輸入是3位2進(jìn)制代碼，分別用A2、A1、A0表示，有8種不同的狀態(tài)組合000、001、010……111，分別譯成/選取Y0、Y1、Y2……Y7共8個輸出。譯碼器可以用來作多路分配器、地址譯碼器、或?qū)崿F(xiàn)邏輯函數(shù)等。圖1.774LS138引腳和邏輯圖3線—8線譯碼器CBA—地址輸入端Y0—Y7譯碼輸出Y0G1G2AG2BCBA74LS138Y2Y7…G1=1G2A=0G2B=0

譯碼器正常工作。否則，譯碼器被禁止，所有輸出端被封鎖在高電平。譯碼器功能：是將每個輸入的二進(jìn)制代碼譯成對應(yīng)的輸出高、低電平信號。74LS138的真值表：（注意：輸出低電平有效）可以看出，當(dāng)譯碼允許信號有效時，Yi是輸入A、B、C的函數(shù)，即Y=f(A,B,C)11111111XXX其他值0111111111110010111111110100110111111011001110111110010011110111011100111110110101001111110100110011111110000100Y7Y6Y5Y4Y3Y2Y1Y0CBAG1G2AG2B例：下圖是存儲器芯片與CPU連接圖的一部分(只有一片6116(2K*8b)芯片):(1)6116是一種容量為2KB(0~7FFH)的SRAM,則它有多少條地址線和多少條數(shù)據(jù)線?Y0G1G2AG2BCBA74LS138Y2A19A18A17A16A15A14A13A12A116116CSY7…11根地址線,8根數(shù)據(jù)線(2)圖中這片6116芯片的地址范圍是多少?A1陵9定A1康8毫A1艦7輝A1暴6街A1子5稻A1憶4副A1什3狡A1暮20京1貪1碌1鬧1裁1萬0載1A1理1A1衫0簽A9驢A公8猾A7全A辛6僵A5析A呀4遷A3買A鹿2仰A1公A短00艙0貓0折0逢0晉0尚0閉0披0鴨0款0愿00陣1確1勇1駕1盤1侄1筒1蔽1重1冰1年1…Y0G1G2再AG2鈔BCB抄A74烘LS府13呆8Y2A1續(xù)9