《微型計(jì)算機(jī)原理與接口技術(shù)》第5版第5章存儲(chǔ)器§5.4存儲(chǔ)器與CPU的連接§5.4存儲(chǔ)器與CPU的連接5.4.1設(shè)計(jì)接口應(yīng)考慮的問題5.4.2存儲(chǔ)器接口設(shè)計(jì)5.4.1設(shè)計(jì)接口應(yīng)考慮的問題設(shè)計(jì)微機(jī)系統(tǒng)時(shí)，存儲(chǔ)器應(yīng)與地址、數(shù)據(jù)、控制總線正確連接，并應(yīng)考慮：CPU總線的負(fù)載能力

總線直接驅(qū)動(dòng)負(fù)載的能力超過后會(huì)影響信號(hào)邏輯電平。例如8086能驅(qū)動(dòng)5個(gè)74LS系列TTL邏輯元件，或10個(gè)74HC系列CMOS邏輯元件。應(yīng)在總線和負(fù)載間接緩沖器或驅(qū)動(dòng)器，如74LS244、74LS245等，增大CPU負(fù)載能力，即減小信號(hào)電平變化時(shí)加到總線的電流值，不至影響信號(hào)邏輯電平。

CPU時(shí)序與存儲(chǔ)器存取速度間的配合

CPU要對(duì)存儲(chǔ)器頻繁讀/寫，選芯片時(shí)要考慮其存取速度能否與CPU讀/寫時(shí)序匹配。5.4.1設(shè)計(jì)接口應(yīng)考慮的問題存儲(chǔ)器的地址分配和片選設(shè)計(jì)時(shí)，首先根據(jù)所用CPU特點(diǎn)和系統(tǒng)需求，確定內(nèi)存總量，然后布局，為存儲(chǔ)器分配地址范圍。由于每塊芯片存儲(chǔ)容量有限，一個(gè)存儲(chǔ)器系統(tǒng)由多塊芯片組成，要重點(diǎn)考慮容量的擴(kuò)充方案和片選信號(hào)的形成?？刂菩盘?hào)的連接CPU提供的存儲(chǔ)器控制信號(hào)，如8086的、（或）等，應(yīng)與存儲(chǔ)器的相關(guān)引腳正確連接，才能實(shí)現(xiàn)讀/寫等控制功能。§5.4存儲(chǔ)器與CPU的連接5.4.1設(shè)計(jì)接口應(yīng)考慮的問題5.4.2存儲(chǔ)器接口設(shè)計(jì)5.4.2存儲(chǔ)器接口設(shè)計(jì)1.地址譯碼器存儲(chǔ)器由多個(gè)芯片構(gòu)成，CPU進(jìn)行讀/寫操作時(shí)，首先應(yīng)選中特定的芯片，稱為片選，然后從該芯片中選擇所要訪問的存儲(chǔ)單元。片選和訪存的信息，來源于CPU執(zhí)行存儲(chǔ)器讀/寫指令時(shí)，送到地址總線上的地址信息，其中的高位用來生成片選信號(hào)，低位直接連到芯片的地址線上，去實(shí)現(xiàn)片內(nèi)尋址。用高位地址信息實(shí)現(xiàn)片選的電路稱為地址譯碼器，有門電路譯碼器、N中取一譯碼器和PLD（Prog-rammableLogicDevice，可編程邏輯器件）譯碼器等幾種。如果用FPGA設(shè)計(jì)硬件系統(tǒng)，還可用FPGA芯片的一部分來實(shí)現(xiàn)地址譯碼。74LS138是常用的8中取1譯碼器。74LS138譯碼器輸入3位二進(jìn)制碼，便在8個(gè)輸出中產(chǎn)生1個(gè)低電平片選信號(hào)，也稱3-8譯碼器。圖5.16是引腳和譯碼輸出真值表。當(dāng)控制端G1=1、

=0和=0時(shí)，由3個(gè)輸入端C、B、

A電平?jīng)Q定Y7～Y0中哪個(gè)輸出低電平。常用高位地址和存儲(chǔ)器操作信號(hào)（如）作控制端輸入。C、B、A與3根地址線連，形成3位二進(jìn)制編碼輸入。2.存儲(chǔ)空間的擴(kuò)展1）位擴(kuò)展存儲(chǔ)器有1、4、8位等，應(yīng)用于8/16/32位系統(tǒng)時(shí)，可用同類芯片進(jìn)行位擴(kuò)展，與CPU數(shù)據(jù)寬度匹配。例5.2

用8片64K1芯片擴(kuò)展成64KB存儲(chǔ)器。各片的A7A0并接,各、

腳并聯(lián)后用同個(gè)

與來控制,各I/O腳分別連數(shù)據(jù)總線D7D0。2）字?jǐn)U展芯片位數(shù)已符合，只要增加地址范圍，即字?jǐn)U展增加字?jǐn)?shù)或容量。例5.3用16K×8芯片字?jǐn)U展為64K×8存儲(chǔ)器。用4個(gè)芯片，A13A0、D7D0、

線均并聯(lián)，設(shè)計(jì)1個(gè)24譯碼器，為各芯片提供片選信號(hào)

。3）字位擴(kuò)展存儲(chǔ)器芯片的容量和位數(shù)都需要進(jìn)行擴(kuò)展。例5.4用1K×4的SRAM芯片2114構(gòu)成4K×8的存儲(chǔ)器。先作位擴(kuò)展，2片2114并接成一組1KB存儲(chǔ)器；再對(duì)4組作字?jǐn)U展，用24譯碼器對(duì)這4組進(jìn)行片選。

3.形成片選信號(hào)的三種方法

1）線選法用某1位高位地址做片選，低位地址與芯片地址線相連實(shí)現(xiàn)片內(nèi)尋址。電路簡單但空間浪費(fèi)大，因部分地址線未參與譯碼，會(huì)地址重疊和地址不連續(xù)。例5.5有2塊2764EPROM芯片，用線選法對(duì)它們進(jìn)行尋址。畫出譯碼電路示意圖，并列出地址范圍。2764容量8KB=23×210=213字節(jié)，共有13根地址線A12A0?？稍诘刂房偩€A19A13中任選2根作線選譯碼信號(hào)，當(dāng)然地址范圍會(huì)不同。讓A13、A14接芯片1、2的片選端，A12A0接芯片1、2的地址線A12A0，就實(shí)現(xiàn)了線選法尋址。這樣，A13=0選中2764(1)，A14=0選中2764(2)。它們不能同時(shí)選中。A12A0從000H變到FFFH，就能順序訪問被選中芯片中的8K個(gè)字節(jié)。A19A15未參與譯碼，可以是0000011111中任意編碼，圖中是A19A15=00000時(shí)的地址范圍。這5位有25=32個(gè)編碼，會(huì)形成許多地址重疊區(qū)，例如8400085FFFH、C4000C5FFFH等地址都會(huì)選中芯片2764(1)。2）全譯碼法全部高位地址都參與譯碼，使每個(gè)存儲(chǔ)單元的地址都唯一，不存在地址重疊，但譯碼電路復(fù)雜。例5.6一個(gè)8位系統(tǒng)中僅用到1片27128EPROM，設(shè)計(jì)1個(gè)譯碼器為它規(guī)定地址1C0001FFFFH，譯碼器采用74LS138。27128容量16KB=24210=214字節(jié)，有14根地址線A13A0，將與地址總線A13A0相連。余下6根A19A14全部參與譯碼。觀察要求的地址范圍1C000H～1FFFFH，與A19A14對(duì)應(yīng)編碼是000111，譯碼方案只要保證這6根地址線的信號(hào)為此編碼時(shí)，譯碼器才有低電平譯碼輸出。74LS138的G1接A14，它必須為1；

接的反相，訪內(nèi)存時(shí)為高，取反后為0；

接低電平輸入與非門，只有A19A18均為0時(shí)其輸出才是0，三個(gè)控制端電平滿足。譯碼輸入C、B、A接地址線A17A16A15,其不同編碼可生成8個(gè)片選信號(hào)。按地址A17A16A15=011,它對(duì)應(yīng)

輸出低電平信號(hào),用作27128的

CE輸入。于是，只要讀/寫指令中包含了1C0001FFFFH內(nèi)任一地址，

就為低，選中這片27128。芯片上的

應(yīng)連CPU的

,讀內(nèi)存時(shí)為0,使

有效,

打開數(shù)據(jù)總線三態(tài)門,讀出1字節(jié)數(shù)據(jù)。3）部分譯碼法只對(duì)高位地址中的某幾位譯碼，生成片選信號(hào)。對(duì)被選中的芯片而言，未參與譯碼的高位地址可以是0或1，因此每個(gè)存儲(chǔ)單元將對(duì)應(yīng)多個(gè)地址。編程時(shí)一般將未用的地址位設(shè)為0。能簡化譯碼電路，但與線選法一樣會(huì)出現(xiàn)重疊地址，浪費(fèi)地址空間。對(duì)于小系統(tǒng)不會(huì)引起問題，不要輕易用于大存儲(chǔ)容量系統(tǒng)中。例5.7某系統(tǒng)中，地址總線為A19A0。試用4塊2732EPROM芯片構(gòu)成32K8存儲(chǔ)器，起始地址10000H，要求地址連續(xù)，采用部分譯碼法設(shè)計(jì)譯碼電路。請(qǐng)畫出硬件連線圖，并說明各芯片地址范圍。2732是4K×8位EPROM。有12根地址線A11A0，將它們連到地址總線A11A0。因是部分譯碼，可選A19A12高位地址中的部分參與譯碼，如A16A12。而A19A17不參與譯碼，這3位的電平不影響芯片尋址。選74LS138譯碼器。未參與譯碼的3個(gè)高位地址的電平為x（0或1）。因A19A17不參加譯碼，因此存儲(chǔ)空間會(huì)存在重疊。反相的M/

及A16A15連138的

和

G1端,只有A16A15=10和M/

=1時(shí),138才會(huì)有輸出。A14A13A12連CBA，形成8個(gè)輸出

,選其中的

Y0

Y3,連到各2732的,實(shí)現(xiàn)片選。接。

4.8086系統(tǒng)中的存儲(chǔ)器連接*當(dāng)8086與存儲(chǔ)器相連，還要考慮：存儲(chǔ)器有奇、偶地址問題；系統(tǒng)中有RAM、ROM兩種存儲(chǔ)器，RAM要用讀/寫控制信號(hào)，ROM只能接讀控制信號(hào)；若各存儲(chǔ)芯片容量不同，還需二級(jí)譯碼。例5.8為8086系統(tǒng)設(shè)計(jì)8K字ROM和8K字RAM的存儲(chǔ)器系統(tǒng)，要求用4K×8的EPROM芯片2732、8K×8的SRAM芯片6264，用74LS138譯碼，并希望地址連續(xù)，其中ROM的地址從00000H開始。*供選用1）地址范圍分析經(jīng)分析確定每塊存儲(chǔ)器芯片地址范圍。采用8芯片來實(shí)現(xiàn)16的字存儲(chǔ)器，要用字?jǐn)U展將2個(gè)芯片并聯(lián),并用

和A0來區(qū)分奇、偶存儲(chǔ)體。對(duì)于EPROM，2732容量4K×8，即22210=212字節(jié)，有12根地址A11～A0。每2片并接成4K字EPROM，共4片，分2組ROM1和ROM2。并接時(shí)地址線也應(yīng)并聯(lián)，保證8086能同時(shí)尋址到16位的1個(gè)字?？偩€中A0要用作偶體片選，因此2片并接后的A11～A0只能與總線的A12～A1相連。ROM1含8KB，地址00000～01FFFH,ROM2的8KB占02000～03FFFH。對(duì)于SRAM,6264容量8K×8，13根地址線A12～A0。用2片并接，同樣考慮奇、偶尋址，2片并接的地址線也只能與總線A13～A1相連。16K地址范圍緊接ROM，即04000H～07FFFH。分析地址范圍可知，地址的高位A19～A15都是0，ROM的A14=0，RAM的A14=1。這樣，就可以在表5.7中填入除A13和A0之外的所有地址信息。2）譯碼方案設(shè)計(jì)系統(tǒng)中有兩類容量不同的芯片，因此要二級(jí)譯碼。先用74LS138對(duì)A19A14進(jìn)行一級(jí)譯碼。在控制輸入端同時(shí)滿足=1、A19=0、A18=0和A17=0時(shí)，138選通。當(dāng)CBA=000，即地址在ROM的16K范圍內(nèi)，輸出

=0；當(dāng)CBA=001，即訪問RAM時(shí),

=0。對(duì)照表5.7可知，它們各尋址16K地址范圍，正好用來區(qū)分ROM和RAM。SRAM芯片6264有兩個(gè)片選和，并接后連到

，當(dāng)?shù)刂仿湓赗AM的16K范圍內(nèi)時(shí)，兩個(gè)

同時(shí)有效。奇、偶體區(qū)分要進(jìn)一步看

和A0電平。A0接偶體的,地址是偶數(shù)時(shí)，A0=0，

,偶體的6264選通,CPU經(jīng)D7D0與它交換數(shù)據(jù)。若奇數(shù)地址出現(xiàn)，

,A0=1,選中奇體的6264,經(jīng)D15D8交換數(shù)據(jù)。EPROM的4片2732分成2組，同個(gè)

不能同時(shí)接2組ROM，還要利用其它條件來區(qū)分。首先，2732只有1個(gè)片選，因此不能像RAM那樣來區(qū)分奇、偶存儲(chǔ)體?？勺?/p>

與A0和

組合。若A0=0，總線上是偶地址，門2選通，進(jìn)一步可能是門4、6選

通，

會(huì)到達(dá)ROM1或ROM2中偶體的

輸入。奇地址則=0，門1和3、5可能選通，兩組ROM中的奇

體

可能選通。讓A13也參