1第5章數(shù)字集成電路基本模塊5.3時序單元電路2時序單元電路時序邏輯雙穩(wěn)態(tài)電路RS鎖存器/觸發(fā)器D鎖存器/觸發(fā)器動態(tài)時序單元3時序邏輯電路時序邏輯電路的輸出不僅與當(dāng)前的輸入變量有關(guān)，還與系統(tǒng)原來的狀態(tài)有關(guān)，必須有存儲部件用來記憶電路前一時刻的工作狀態(tài)輸出方程

狀態(tài)方程4時序特性clockInOutdatastableoutputstableoutputstabletimetimetimeclockDQInOuttsutholdtc-q5數(shù)字系統(tǒng)的時序約束CombinationalLogicclockOutputsStateRegistersNextStateCurrentStateInputsTtc-q+tplogic+tsuT(clockperiod)6例題模塊最大延遲時間(ps)Adder600ResultMux60EarlyBypassMux100MiddleBypassMux80LateBypassMux752mmwire100Itanium處理器的算術(shù)邏輯單元的結(jié)構(gòu)圖,如果觸發(fā)器的建立時間為65ps,clk到輸出Q的延遲時間為50ps,而其他組合邏輯的延遲時間如表1中所示,則請計算該ALU可以正確工作的最小時鐘周期是多少?

7多電壓/多閾值技術(shù)決定系統(tǒng)最小時鐘周期的關(guān)鍵路徑8多電壓/多閾值技術(shù)關(guān)鍵路徑：高電壓/低閾值非關(guān)鍵路徑：低電壓/高閾值9時序單元電路時序邏輯雙穩(wěn)態(tài)電路RS鎖存器/觸發(fā)器D鎖存器/觸發(fā)器動態(tài)時序單元10雙穩(wěn)態(tài)電路電路結(jié)構(gòu):兩個反相器輸入、輸出交叉耦合

兩個穩(wěn)定工作點

A、B

一個亞穩(wěn)態(tài)

C11雙穩(wěn)態(tài)電路從亞穩(wěn)態(tài)向穩(wěn)定工作點轉(zhuǎn)換的過程，可以看作一個接近轉(zhuǎn)換電平的初始信號經(jīng)過一定級數(shù)的反相器鏈傳遞，變?yōu)楹细竦倪壿嬰娖诫p穩(wěn)態(tài)電路所處的狀態(tài)是隨機(jī)的，無法控制配上輸入控制電路，可構(gòu)成各種鎖存器/觸發(fā)器12時序單元電路時序邏輯雙穩(wěn)態(tài)電路RS鎖存器/觸發(fā)器D鎖存器/觸發(fā)器動態(tài)時序單元13R-S鎖存器R-S鎖存器真值表SRQ(n+1)工作狀態(tài)00Q(n)保持010復(fù)位101置位110不允許14R-S鎖存器-輸出不定態(tài)R和S同時有效（為1），輸出狀態(tài)不確定SRQ(n+1)工作狀態(tài)00Q(n)保持010復(fù)位101置位110不允許15R-S鎖存器瞬態(tài)分析節(jié)點電容：16R-S鎖存器用與非門構(gòu)成的R-S鎖存器置位/復(fù)位：低電平有效也有不定態(tài)問題：R/S同時有效17時鐘同步R-S鎖存器時鐘同步的R-S鎖存器同步時鐘信號ck

ck=0

，保持ck=1，求值問題：ck=1期間輸出一直隨輸入信號變化（空翻），功耗浪費(fèi)，使用不方便不定態(tài)問題還存在18R-S觸發(fā)器主-從R-S觸發(fā)器：兩相相反時鐘控制2個鎖存器ck=1

主鎖存器求值從鎖存器保持ck=0主鎖存器保持從鎖存器求值19R-S觸發(fā)器

R-S鎖存器和觸發(fā)器的比較

解決了空翻問題仍然有不定態(tài)，解決不定態(tài)，可以采用D觸發(fā)器，JK觸發(fā)器ck=1

主鎖存器求值從鎖存器保持ck=0主鎖存器保持從鎖存器求值20時序單元電路時序邏輯雙穩(wěn)態(tài)電路RS鎖存器/觸發(fā)器D鎖存器/觸發(fā)器動態(tài)時序單元21D鎖存器在R-S鎖存器的基礎(chǔ)上構(gòu)成D鎖存器：ck=0，數(shù)據(jù)保持（鎖存器不透明）ck=1，數(shù)據(jù)求值（鎖存器透明）沒有RS鎖存器的不定態(tài)問題電平敏感，有空翻22D鎖存器ck=0，不透明ck=1，透明CMOS傳輸門和反相器構(gòu)成的D鎖存器

ck=0，TG1截止，TG2導(dǎo)通,保持ck=1，TG1導(dǎo)通，TG2截止,求值23D觸發(fā)器主-從D觸發(fā)器數(shù)據(jù)建立時間

24D觸發(fā)器QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclk25D觸發(fā)器QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclkmastertransparentslaveholdmasterholdslavetransparent26D觸發(fā)器的時序特性分析方便起見，假設(shè)反相器和傳輸門的延遲時間表示為：tpd_inv

和tpd_tx,并且時鐘反相器的延遲時間為0建立時間-時鐘clk有效沿之前，數(shù)據(jù)D需要穩(wěn)定的時間

延遲時間-圖中信號從QX

到Q的時間3*tpd_inv+tpd_txtpd_inv+tpd_txQX27D觸發(fā)器QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclk28建立時間仿真過程VoltsTime(ns)DclkQQMI2outtsetup=0.21nsworkscorrectly29Set-upTimeVoltsTime(ns)DclkQQMI2outtsetup=0.20nsfails30傳輸延遲仿真VoltsTime(ns)tc-q(LH)=160psectc-q(HL)=180psectc-q(LH)tc-q(HL)DclkQ31D鎖存器和D觸發(fā)器帶有直接置位和直接復(fù)位的主-從D觸發(fā)器1）異步置位SD

異步復(fù)位RD2）輸出有反相器3）減小輸出的延遲32LatchesvsFlipflops鎖存器時鐘電平敏感電路–

時鐘有效電平期間透明對于高電平敏感鎖存器，時鐘下降沿采樣數(shù)據(jù)，時鐘低電平期間保持?jǐn)?shù)據(jù)觸發(fā)器時鐘沿敏感電路-在時鐘的跳變沿采樣輸入信號時鐘上升沿觸發(fā):01

時鐘下降沿觸發(fā):10一般由主從結(jié)構(gòu)鎖存器組成33時序單元電路時序邏輯雙穩(wěn)態(tài)電路RS鎖存器/觸發(fā)器D鎖存器/觸發(fā)器動態(tài)時序單元34StaticvsDynamicStorage靜態(tài)存儲只要有電源供電就可以保持?jǐn)?shù)據(jù)交叉耦合反相器保存數(shù)據(jù)動態(tài)存儲利用寄生電容上的電荷保持?jǐn)?shù)據(jù)一般只能維持較短時間(milliseconds)－可靠性差同靜態(tài)存儲相比，結(jié)構(gòu)簡單，速度快35DynamicETFlipflopT1T2I1I2QQMDC1C2!clkclkclk!clk!clkclkmasterslave36時鐘交疊引起競爭問題T1T2I1I2QQMDC1C2!clkclkclk!clk!clkclk0-0overlapracecondition1-1overlapracecondition37D鎖存器和D觸發(fā)器真