1、計(jì)算機(jī)科學(xué)與工程學(xué)院課程設(shè)計(jì)報(bào)告題目全稱(chēng)：Verilog實(shí)現(xiàn)補(bǔ)碼一位乘法課程名稱(chēng)：指導(dǎo)老師：文泉 職稱(chēng):序號(hào)學(xué)生姓名學(xué)號(hào)班號(hào)1王清2806306025280630602林昕2806306028280630603陳琦凱2806306013280630604彭程2806306024280630605陳云川2806306012280630606閆科280630600828063060指導(dǎo)老師評(píng)語(yǔ)：指導(dǎo)簽字：課程設(shè)計(jì)成績(jī)?cè)O(shè)計(jì)過(guò)程表現(xiàn)設(shè)計(jì)報(bào)告質(zhì)量總分 TOC o 1-5 h z HYPERLINK l bookmark4 o Current Document 第 1 章 序 言 1 HYPERLINK

2、l bookmark6 o Current Document 課程設(shè)計(jì)目的1 HYPERLINK l bookmark8 o Current Document 課程設(shè)計(jì)作用2 HYPERLINK l bookmark10 o Current Document 課程設(shè)計(jì)需求2Xilinx 設(shè)計(jì)軟件2在 xilinx ISE 集成開(kāi)發(fā)環(huán)境下，使用 Verilog HDL 2 HYPERLINK l bookmark16 o Current Document 第 2 章 正 文4 HYPERLINK l bookmark18 o Current Document 實(shí)現(xiàn)補(bǔ)碼一位乘法的原理4 HYPER

3、LINK l bookmark20 o Current Document 比較補(bǔ)碼一位乘法方法6分步乘法6運(yùn)算規(guī)則7運(yùn)算實(shí)例7算法流程圖8比較法（ Booth 算法）8 HYPERLINK l bookmark22 o Current Document 課程設(shè)計(jì)實(shí)驗(yàn)代碼（概要設(shè)計(jì)） 10 HYPERLINK l bookmark24 o Current Document 課程設(shè)計(jì)詳細(xì)設(shè)計(jì)方案12頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn)13功能模塊的設(shè)計(jì)與實(shí)現(xiàn)14仿真調(diào)試13第 3 章 結(jié) 論16 HYPERLINK l bookmark26 o Current Document 課程設(shè)計(jì)總結(jié)16摘要本定點(diǎn)補(bǔ)碼一

4、位乘法器，具有良好的可移植性。本文介紹了定點(diǎn)補(bǔ)碼 一位乘法的概念已及定點(diǎn)補(bǔ)碼一位乘法的的原理和方法，分析了定點(diǎn)補(bǔ)碼一 位乘法器的設(shè)計(jì)，并詳細(xì)介紹了使用EDA環(huán)境，Xilinx設(shè)計(jì)軟件，在XCV200 實(shí)驗(yàn)板的 XCV200 可編程邏輯芯片中上進(jìn)行定點(diǎn)補(bǔ)碼一位乘法器的移植。通過(guò) 測(cè)試，系統(tǒng)移植成功。第1 章 序言當(dāng)今時(shí)代是一個(gè)信息的時(shí)代，我們的生活與信息緊密相連。伴隨著計(jì)算機(jī)的 生活化，我們更近一步接觸到信息技術(shù)的發(fā)展。如今，計(jì)算機(jī)技術(shù)迅猛發(fā)展， 它的發(fā)展不僅僅表現(xiàn)在軟件領(lǐng)域取得輝煌的成就，同時(shí)也在硬件方面也取得了長(zhǎng) 足的發(fā)展。因此，很多功能已經(jīng)可以通過(guò)硬件來(lái)實(shí)現(xiàn)。但是通常對(duì)嵌入式軟件的基本要

5、求是體積小、指令速度快、具有較好的裁減性和可移植性，目前這方面的設(shè)計(jì)已 經(jīng)很多也很優(yōu)異，但是基于補(bǔ)碼一位乘法器的實(shí)現(xiàn)，克服了定點(diǎn)補(bǔ)碼乘法器的缺 點(diǎn)，實(shí)現(xiàn)更加方便有效。硬件描述語(yǔ)言 Verilog 提供了強(qiáng)大的電路設(shè)計(jì)手段，使由硬件模塊直接實(shí)現(xiàn) 補(bǔ)碼一位乘法器提供了可能。課程設(shè)計(jì)目的通過(guò)此次課程設(shè)計(jì)，應(yīng)達(dá)到以下目的：熟悉的編程方法;。熟悉Xilinx設(shè)計(jì)軟件的開(kāi)發(fā)環(huán)境。掌握補(bǔ)碼一位乘法器的工作原理。掌握用硬件描述語(yǔ)言設(shè)計(jì)補(bǔ)碼一位乘法器的方法。課程設(shè)計(jì)作用通過(guò)該課程設(shè)計(jì)，設(shè)計(jì)出補(bǔ)碼一位乘法器。通過(guò)該課程設(shè)計(jì)，將該成果能夠應(yīng)用于生活。課程設(shè)計(jì)需求1.3.1 Xilinx 設(shè)計(jì)軟件Xilinx 是全球

6、領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。 Xilinx 研發(fā)、1制造并銷(xiāo)售范圍廣泛的高級(jí)集成電路、 軟件設(shè)計(jì)工具以及作為預(yù)定義系 統(tǒng)級(jí)功能的 IP(Intellectual Property )核?？蛻?hù)使用 Xilinx 及其合作伙伴 的自動(dòng)化軟件工具和IP核對(duì)器件進(jìn)行編程，從而完成特定的邏輯操作。 Xilinx公司成立于1984年，Xilinx首創(chuàng)了現(xiàn)場(chǎng)可編程邏輯陣列(FPGA )這 一創(chuàng)新性的技術(shù)，并于1985年首次推出商業(yè)化產(chǎn)品。目前Xilinx滿(mǎn)足了 全世界對(duì)FPGA產(chǎn)品一半以上的需求。Xilinx產(chǎn)品線還包括復(fù)雜可編程邏輯 器件(CPLD)。在某些控制應(yīng)用方面CPLD通常比FPGA速度

7、快，但其提供的 邏輯資源較少。Xilinx可編程邏輯解決方案縮短了電子設(shè)備制造商開(kāi)發(fā)產(chǎn) 品的時(shí)間并加快了產(chǎn)品面市的速度，從而減小了制造商的風(fēng)險(xiǎn)。與采用傳 統(tǒng)方法如固定邏輯門(mén)陣列相比，利用 Xilinx 可編程器件，客戶(hù)可以更快地 設(shè)計(jì)和驗(yàn)證他們的電路。而且，由于 Xilinx 器件是只需要進(jìn)行編程的標(biāo)準(zhǔn) 部件，客戶(hù)不需要象采用固定邏輯芯片時(shí)那樣等待樣品或者付出巨額成本。1.3.2在xilinx ISE集成開(kāi)發(fā)環(huán)境下，使用利用Xilinx公司的ISE開(kāi)發(fā)設(shè)計(jì)軟件的工程設(shè)計(jì)流程，具體分為五個(gè) 步驟：即輸入(Design Entry )、綜合(Synthesis )、實(shí)現(xiàn)(Implementatio

8、n )、 驗(yàn)證( Verification )、下載( Download )。圖形或文本輸入包括原理圖、狀態(tài)機(jī)、波形圖、硬件描述語(yǔ)言(HDL)， 是工程設(shè)計(jì)的第一步，ISE集成的設(shè)計(jì)工具主要包括HDL編輯器(HDL Editor )、狀態(tài)機(jī)編輯器(StateCAD )、原理圖編輯器(ECS )、IP核生成 器(CoreGenerator )和測(cè)試激勵(lì)生成器(HDL Bencher )等。常用的設(shè)計(jì)輸入方法是硬件描述語(yǔ)言(HDL )和原理圖設(shè)計(jì)輸入方 法。原理圖輸入是一種常用的基本的輸入方法，其是利用元件庫(kù)的圖形符 號(hào)和連接線在ISE軟件的圖形編輯器中作出設(shè)計(jì)原理圖，ISE中設(shè)置了具有 各種電路

9、元件的元件庫(kù)，包括各種門(mén)電路、觸發(fā)器、鎖存器、計(jì)數(shù)器、各 種中規(guī)模電路、各種功能較強(qiáng)的宏功能塊等用戶(hù)只要點(diǎn)擊這些器件就能調(diào) 入圖形編輯器中。這種方法的優(yōu)點(diǎn)是直觀、便于理解、元件庫(kù)資源豐富。但是在大型設(shè)計(jì)中，這種方法的可維護(hù)性差，不利于模塊建設(shè)與重用。更 主要的缺點(diǎn)是：當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要作相應(yīng)的改 動(dòng)。故在 ISE 軟件中一般不利用此種方法。為了克服原理圖輸入方法的缺點(diǎn)，目前在大型工程設(shè)計(jì)中，在 ISE 軟件中常用的設(shè)計(jì)方法是 HDL 設(shè)計(jì)輸入法，其中影響最為廣泛的 HDL 語(yǔ)言 是 VHDL 和 Verilog HDL 。它們的共同優(yōu)點(diǎn)是利于由頂向下設(shè)計(jì)，利于模塊 的劃分

10、與復(fù)用，可移植性好，通用性強(qiáng)，設(shè)計(jì)不因芯片的工藝和結(jié)構(gòu)的變 化而變化，更利于向 ASIC 的移植，故在 ISE 軟件中推薦使用 HDL 設(shè)計(jì)輸入 法。波形輸入及狀態(tài)機(jī)輸入方法是兩種最常用的輔助設(shè)計(jì)輸入方法， 使用波形輸入法時(shí)，只要繪制出激勵(lì)波形的輸出波形， ISE 軟件就能自動(dòng)地 根據(jù)響應(yīng)關(guān)系進(jìn)行設(shè)計(jì)；而使用狀態(tài)機(jī)輸入時(shí)，只需設(shè)計(jì)者畫(huà)出狀態(tài)轉(zhuǎn)移 圖， ISE 軟件就能生成相應(yīng)的 HDL 代碼或者原理圖，使用十分方便。其中 ISE 工具包中的 StateCAD 就能完成狀態(tài)機(jī)輸入的功能。 但是需要指出的是， 后兩種設(shè)計(jì)方法只能在某些特殊情況下緩解設(shè)計(jì)者的工作量，并不適合所 有的設(shè)計(jì)。1）綜合（

11、Synthesis ） 綜合是將行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)化為低層次模塊的組合。 一般來(lái)說(shuō)，綜合是針對(duì) VHDL 來(lái)說(shuō)的，即將 VHDL 描述的模型、算法、行為 和功能描述轉(zhuǎn)換為 FPGA/CPLD 基本結(jié)構(gòu)相對(duì)應(yīng)的網(wǎng)表文件，即構(gòu)成對(duì)應(yīng)的 映射關(guān)系。在 Xilinx ISE 中，綜合工具主要有 Synplicity 公司的 Synplify/Synplify Pro ， Synopsys 公司的 FPGA Compiler II/ Express ， Exemplar Logic 公司的 LeonardoSpectrum 和 Xilinx ISE 中的 XST 等，它們 是指將HDL語(yǔ)言、

12、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門(mén)，RAM,寄存器等基本邏輯單元組成的邏輯連接（網(wǎng)表），并根據(jù)目標(biāo)與要求優(yōu)化所形成 的邏輯連接，輸出 edf 和 edn 等文件，供 CPLD/FPGA 廠家的布局布線器進(jìn) 行實(shí)現(xiàn)。實(shí)現(xiàn)(Implementation )實(shí)現(xiàn)是根據(jù)所選的芯片的型號(hào)將綜合輸出的邏輯網(wǎng)表適配到具體 器件上。 Xilinx ISE 的實(shí)現(xiàn)過(guò)程分為：翻譯( Translate )、映射( Map)、 布局布線( Place & Route )等3個(gè)步驟。ISE集成的實(shí)現(xiàn)工具主要有約束編輯器(Cons train ts Edi tor )、 引腳與區(qū)域約束編輯器( PACE) 、時(shí)序分析

13、器( Timing Analyzer ) 、FPGA 底層編輯器(FGPA Editor )、芯片觀察窗(Chip Viewer )和布局規(guī)劃器 (Floorplanner )等。4)驗(yàn)證(Verification ) 驗(yàn)證(Verification)包含綜合后仿真 和功能仿真( Simulation )等。功能仿真就是對(duì)設(shè)計(jì)電路的邏輯功能進(jìn)行 模擬測(cè)試，看其是否滿(mǎn)足設(shè)計(jì)要求，通常是通過(guò)波形圖直觀地顯示輸入信 號(hào)與輸出信號(hào)之間的關(guān)系。綜合后仿真在針對(duì)目標(biāo)器件進(jìn)行適配之后進(jìn)行，綜合后仿真接近 真實(shí)器件的特性進(jìn)行，能精確給出輸入與輸出之間的信號(hào)延時(shí)數(shù)據(jù)。ISE可結(jié)合第三方軟件進(jìn)行仿真，常用的工具如

14、Model Tech公司的仿真工具 ModelSim 和測(cè)試激勵(lì)生成器 HDL Bencher ， Synopsys 公司的 VCS等。通過(guò)仿真能及時(shí)發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，加快設(shè)計(jì)中的錯(cuò)誤，加快設(shè)計(jì) 進(jìn)度，提高設(shè)計(jì)的可靠性。每個(gè)仿真步驟如果出現(xiàn)問(wèn)題，就需要根據(jù)錯(cuò)誤的定位返回到相應(yīng) 的步驟更改或者重新設(shè)計(jì)。下載( Download )下載(Download )即編程(Program )設(shè)計(jì)開(kāi)發(fā)的最后步驟就是將已經(jīng) 仿真實(shí)現(xiàn)的程序下載到開(kāi)發(fā)板上，進(jìn)行在線調(diào)試或者說(shuō)將生成的配置文件 寫(xiě)入芯片中進(jìn)行測(cè)試。在ISE中對(duì)應(yīng)的工具是iMPACTl。第 2 章 正文2.1 實(shí)現(xiàn)補(bǔ)碼一位乘法的原理用X補(bǔ)XY補(bǔ)直接求

15、XXY補(bǔ)討論當(dāng)相乘的兩個(gè)數(shù)中有一個(gè)或二個(gè)為負(fù)數(shù)的情況 在討論補(bǔ)碼乘法運(yùn)算時(shí)，對(duì)被乘數(shù)或部分積的處理上與原碼乘法有某些類(lèi)似，差 別僅表現(xiàn)在被乘數(shù)和部分積的符號(hào)位要和數(shù)值一起參加運(yùn)算。若Y補(bǔ)二YOY1Y2-Yn當(dāng)Y0為1時(shí)，則有Y=l+YiX2-i故有 XXY=XXYiX2-1 X當(dāng)Y為負(fù)值時(shí)，用補(bǔ)碼乘計(jì)算XXY補(bǔ)，是用X補(bǔ)乘上Y補(bǔ)的數(shù)值位，而不理Y補(bǔ)符號(hào)位上的1,乘完之后，在所得的乘積中再減X,即加一X補(bǔ)。實(shí)現(xiàn)補(bǔ)碼乘法的另一個(gè)方案是比較法，是由BOOTH最早提出的，這一方法的出 發(fā)點(diǎn)是避免區(qū)分乘數(shù)符號(hào)的正負(fù)，而且讓乘數(shù)符號(hào)位也參加運(yùn)算。技巧上表現(xiàn)在 分解乘數(shù)的每一位上的1為高一位的一個(gè)+1和本位

16、上的一個(gè)-1：XXY=XX(1+YiX2i) (逐項(xiàng)展開(kāi)則得)=XX Y0+Y1X2-1+Y2X2-2 YnX2-n=XX Y0+(Y1Y1X2-1) + (Y2X2-1Y2X2-2) +(YnX2-(n-1) YnX2-n)(合并相同冪次項(xiàng)得)=XX (Y1Y0) + (Y2 Y1) X2-1 (Yn Yn-1) X2-(n-1) + (0 Yn) X 2-n=XX(Yi+1Yi)X2-i(寫(xiě)成累加求和的形式，得到實(shí)現(xiàn)補(bǔ)碼乘運(yùn)算的算法)將上述公式展開(kāi)，則每一次的部分積為：P1=2-1(Yn+1Yn) XX補(bǔ)P2=2-1(P1+(YnYn-1) XX)補(bǔ)Pi二2-l(Pn-i + (Yn-I+

17、2Yn-I+l) XX)補(bǔ) Pn二2-l(Pn-l+(Y2Yl) XX)#Pn+1= (Pn+(Y1Y0) XX)補(bǔ)則最終補(bǔ)碼乘積為X*Y補(bǔ)二Pn+1補(bǔ) 由上述公式可以看出，比較法是用乘數(shù)中每相鄰的兩位判斷如何求得每次的相加 數(shù)。每?jī)晌籝i和Yi+1的取值有00, 01, 10，11四種組合，則它們的差值分別 為0，1，-1和0，非最后一次的部分積，分別為上一次部分積的1/2(右移一位) 的值Rj, Rj+X補(bǔ)，RjX補(bǔ)(即Rj+ X補(bǔ))和Rj,但一定要注意：最 后一次求出的部分積即為最終乘積，不執(zhí)行右移操作。用此法計(jì)算乘積，需要乘數(shù)寄存器的最低一位之后再補(bǔ)充一位Yn+1,并使其 初值為0,再

18、增加對(duì)Yn和Yn+1兩位進(jìn)行譯碼的線路，以區(qū)分出Yn+1Yn 4種 不同的差值。對(duì)N位的數(shù)(不含符號(hào)位)相乘，要計(jì)算N+1次部分積，并且不對(duì) 最后一次部分積執(zhí)行右移操作。此時(shí)的加法器最好采用雙符號(hào)位方案。Boo th乘法規(guī)則假設(shè)X、Y都是用補(bǔ)碼形式表示的機(jī)器數(shù)，X補(bǔ)和Y補(bǔ)二Ys.Y1Y2Yn，都 是任意符號(hào)表示的數(shù)。比較法求新的部分積，取決于兩個(gè)比較位的數(shù)位，即 Yi+1Yi的狀態(tài)。布斯乘法規(guī)則歸納如下：首先設(shè)置附加位Yn+1=0，部分積初值Z0補(bǔ)=0。當(dāng)nH0時(shí)，判YnYn+1,若YnYn+1=00或11，即相鄰位相同時(shí)，上次部分積右移 一位，直接得部分積。若YnYn+1=01,上次部分積加

19、X補(bǔ)，然后右移一位得新部分積。若YnYn+1=10,上次部分積加-X補(bǔ)，然后右移一位得新部分積。當(dāng)n=0時(shí)，判YnYn+1(對(duì)應(yīng)于Y0Y1),運(yùn)算規(guī)則同(1)只是不移位。即在運(yùn)算 的最后一步，乘積不再右移2。2.2 比較補(bǔ)碼一位乘法方法分步乘法： 每次將一位乘數(shù)所對(duì)應(yīng)的部分積與原部分積的累加和相加，并移位 設(shè)置寄存器：A：存放部分積累加和、乘積高位B：存放被乘數(shù)C：存放乘數(shù)、乘積低位Cn存放乘積最低位運(yùn)算規(guī)則：（1）操作數(shù)、結(jié)果用補(bǔ)碼表示；（2）絕對(duì)值運(yùn)算，符號(hào)單獨(dú)處理；（3）被乘數(shù)（B）、累加和（A）取雙符號(hào)位；（4）乘數(shù)末位（Cn）為判斷位，其狀態(tài)決定下步操作；（5）作n次循環(huán)（累加、右移

20、）。62.2.3運(yùn)算實(shí)例：X=0.1101,丫=0.1011,求(XY)補(bǔ)。A = 00.0000B = X = 00.1101C = Y =.1011步數(shù)條件操作AC Cn00.0000.10111Cn=1+B+ 00.110100.11010.1101 X00.01101.1012Cn=1+B+ 00.1101X 0.1011 Y01.001100.100111.1011013Cn=0+0+ 00.0000110100.100100.0100111100004Cn=1+B+ 00.110101.0001110100.1000111 :LX 原XY 原=1. 100011110.100011

21、112.2.4流程圖算法：NN?YCR =0 AB JY|S OCR1/2 (A+Q)一 A, 0*1/2 (A+B)A,NN?YCR =0 AB JY|S OCR1/2 (A+Q)一 A, 0*1/2 (A+B)A,忑*CR + 1 CRSx Sy SA圖 2-2-4 補(bǔ)碼分步乘法流程圖2.2.5比較法(Booth算法)：算法分析X 補(bǔ)=X0.X1X2XnY 為正：Y 補(bǔ)=0.Y1Y2Yn(XY)補(bǔ)=X 補(bǔ)(0.Y1Y2Yn)Y 為負(fù)：Y 補(bǔ)=1.Y1Y2Yn(XY)補(bǔ)=X 補(bǔ)(0.Y1Y2Yn) +(-X)補(bǔ)Y 符號(hào)任意：(XY)補(bǔ)=X 補(bǔ)(0.Y1Y2Yn) + (-X)補(bǔ)丫0展開(kāi)為部分

22、積的累加和形式：(XY)補(bǔ)二 X 補(bǔ)(0.Y1Y2Yn) + (-X)補(bǔ) Y0=X 補(bǔ)(0.Y1Y2Yn)-X 補(bǔ) Y0=X 補(bǔ)(-丫0+2八-1丫1+2=2丫2+2=nYn)=X #-Y0+(Y1-2-1Y1) + (2-1Y2-2-2Y2) + +(2-(n-1)Yn-2-nYn)=X 補(bǔ)(Y1-Y0)+ 2 = 1 (Y2-Y1)+ 2=2 (Y3-Y2)+2：n (0-Yn)比較法：用相鄰兩位乘數(shù)比較的結(jié)果決定+X補(bǔ)、-X補(bǔ)或+02。比較法算法9Yn(高位)Yn+1(低位)操作(A補(bǔ)為部分積累加和)001/2A 補(bǔ)011/2(A 補(bǔ)+X 補(bǔ))101/2(A 補(bǔ)-X 補(bǔ))111/2A 補(bǔ)

23、3.運(yùn)算規(guī)則(1)A、B取雙符號(hào)位，符號(hào)參加運(yùn)算；(2)C取單符號(hào)位，符號(hào)參加移位，以決定最后是否修正;10 : -B修正 0.1 :+B10 : -B修正 0.1 :+B修正 00 :不修正 11 :不修正作n步循環(huán)，若需作第n+1步，則不移位，僅修正。運(yùn)算實(shí)例X=0.1101,Y=0.1011,求(XY)補(bǔ)。初值：A=00.0000,B=X補(bǔ)= 11.0011, B=(X)補(bǔ)=00.1101,C =Y 補(bǔ)初值：A=00.0000,B=X步數(shù)條件操作CnCn+1步數(shù)條件操作CnCn+1CnCn+100.0000 1.010CnCn+100.0000 1.010-B + 00.110100.1

24、101 00.011011.01 00.011011.01+B + 11.001111.100111.1100111.0-B +11.1100111.0-B +00.110100.1001+B00.010011.00111111.+B00.010011.00111111.11.011111.101111111. 0100 -B+ 00.1101修正00.100011.101111111. 0100 -B+ 00.1101修正00.10001111(XY)補(bǔ)=0.10001111算法流程圖 2-2-5 補(bǔ)碼比較乘法流程圖課程設(shè)計(jì)實(shí)驗(yàn)代碼（概要設(shè)計(jì)）module mul_4( clk,res_n,

25、A, B, result);module mul_4( clk,res_n,A, B, result);parameter width=3d4; /4 位計(jì)算，最高兩位為符號(hào)位，采用雙符號(hào) input clk,res_n;input width-1:0B,A;/ 乘數(shù) output 2*width-1:0out;/ 運(yùn)算結(jié)果最多是兩倍乘數(shù)位數(shù) wire 2*width-1:0out;reg width-1:0 A,R1,R2; /result=R0,R1,multiplier=R2 reg P;reg ns;assign result=R0,R1;always(posedge clk or n

26、egedge res_n)beginif(!res_n)beginR0=0;R1=mul1;R2=mul2;P=1b0;ns=0;endelsebeginif(!ns)begincase(B0,P)2b01:beginR0=(A+B);ns=1;end2b10:beginA=(A-B);ns=1;enddefault:A,B,P=Awidth-1,R0,R1;endcaseendelsebeginA,B,P=Awidth-1,A,B;ns=0;endendendendmodule課程設(shè)計(jì)詳細(xì)設(shè)計(jì)方案2.4.1 頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn) 頂層方案圖實(shí)現(xiàn)一位補(bǔ)碼乘法器的邏輯功能，采用原理圖設(shè)計(jì)輸入方

27、式完成，電 路實(shí)現(xiàn)基于XCV200可編程邏輯芯片。在完成原理圖的功能設(shè)計(jì)后，把輸入/輸出 信號(hào)安排到XCV200指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定。、創(chuàng)建頂層圖形設(shè)計(jì)文件 頂層圖形文件主要由一個(gè)兩個(gè)16進(jìn)制數(shù)和 和一個(gè)封裝模塊組裝而成的一個(gè)完整的設(shè)計(jì)實(shí)體。可利用Xilinx模塊實(shí)現(xiàn)頂層圖形文件的設(shè)計(jì)，頂層圖形文件 結(jié)構(gòu)如圖3.1所示。圖3.1 一位補(bǔ)碼乘法器頂層圖形文件結(jié)構(gòu)2)、器件的選擇與引腳鎖定（1）器件的選擇由于硬件設(shè)計(jì)環(huán)境是基于偉福COP2OOO型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀和XCV200 實(shí)驗(yàn)板，故采用的目標(biāo)芯片為Xlinx XCV200可編程邏輯芯片。（2）引腳鎖定把頂層圖形文件中的輸入/

28、輸出信號(hào)安排到Xlinx XCV200芯片指定的引腳上去， 實(shí)現(xiàn)芯片的引腳鎖定，各信號(hào)及Xlinx XCV200芯片引腳對(duì)應(yīng)關(guān)系如表3.1所示。3-1 信號(hào)和芯片引腳對(duì)應(yīng)關(guān)系一位乘法 器內(nèi)部信號(hào)圖形文件中的 輸入/輸出信 號(hào)XCV200芯片引腳AA094,095,096,097,100,101,102,103BB079,030,081,082,084,085,086,087CC215,216,217,21 & 220,221,222,223CLRCLR157CECE1712.4.2功能模塊的設(shè)計(jì)與實(shí)現(xiàn)（1）實(shí)現(xiàn)原理一位補(bǔ)碼乘法器是由ALU，被乘數(shù)寄存器，乘數(shù)寄存器，部分積寄存器, 門(mén)電路和移位

29、電路為基礎(chǔ)而實(shí)現(xiàn)的，設(shè)計(jì)時(shí)這兩個(gè)模塊用 Verilog 設(shè)計(jì)輸入 方式實(shí)現(xiàn)。（2）創(chuàng)建元件圖形符號(hào) 為了能在圖形編輯器（原理圖設(shè)計(jì)輸入方式）中調(diào)用此兩輸入，需要為ORM2創(chuàng)建一個(gè)元件圖形符號(hào)，可用Xilinx foundation f3.1編譯器的實(shí)現(xiàn)模 塊。（3）功能仿真 對(duì)創(chuàng)建的兩輸入一輸出的元件進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用 Xilinx foundation f3.1 編譯器的 Simulator 模塊實(shí)現(xiàn)。仿真調(diào)試 仿真調(diào)試主要驗(yàn)證設(shè)計(jì)電路邏輯功能、時(shí)序的正確性，本設(shè)計(jì)中主要采 用功能仿真方法對(duì)設(shè)計(jì)的電路進(jìn)行仿真。1）建立仿真波形文件及仿真信號(hào)選擇功能仿真時(shí)，首先建立仿真波形文件，選擇仿真信號(hào)，對(duì)選定的輸入信號(hào)設(shè)置參數(shù)，選定的仿真信號(hào)和設(shè)置的參數(shù)如表3-2所示。（2）功能仿真結(jié)果與分析功能仿真波形結(jié)果如圖3.2所示，仿真數(shù)據(jù)結(jié)果如表3.2所示。由仿真結(jié)果可以看出功能仿真結(jié)果是正確的，進(jìn)而說(shuō)明電路設(shè)計(jì)的正確性。表3-2 輸入信號(hào)和輸出信號(hào)輸入信號(hào)輸出信號(hào)U1.A7U1.B7U1.C7CC580602181B018504818517lii i 丨 11 iil uKf Cmuni由於川訶muF