1、七段數(shù)碼管顯示16進制計數(shù)器的VHDL設計一、實驗目的：1、熟悉 QuartusII 的使用2、掌握七段數(shù)碼管的 VHDL 設計3、掌握16進制計數(shù)器的VHDL設計4、元件例化語句的使用二、實驗內容：用 VHDL 語句進行七段數(shù)碼管、 16 進制計數(shù)器和七段數(shù)碼管顯示16 進制計數(shù)器的 設計，用VHDL寫成的七段數(shù)碼管及16進制計數(shù)器進行打包并在七段數(shù)碼管顯示16進 制計數(shù)器進行調用。用元件調用語句、例化語句來描述七段數(shù)碼管顯示16 進制計數(shù)器 的頂層文件。也要用 VHDL 進行波形的仿真，然后把仿真得到的波形與理論上的真值表 進行比較看是否一致。三、實驗條件：(1)、開發(fā)軟件：Quartus

2、ll( 2)、實驗設備：計算機(3)、所用芯片：Altera公司Cyclone系列的EP1C3T144C8芯片四、實驗設計：程序框圖七段數(shù)碼管VHDL源程序： library ieee;use ieee.std_logic_1164.all; entity decl7s isport(d：in std_logic_vector(3 downto 0);led:out std_logic_vector(6 downto 0); end;architecture a of decl7s is beginprocess(d) begin case d is when0000=ledledledled

3、ledledledledledledledledledledledlednull;end case;end process;end a;16進制計數(shù)器VHDL源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity CNT16 isport( CLK,RST,EN： in std_logic;CQ： OUT std_logic_vector(3 downto 0); COUT：OUT std_logic);end CNT16; architecture behav of CNT16

4、is beginprocess(CLK,RST,EN)VARIABLE CQI：std_logic_vector(3 downto 0); beginif RST=1 then CQI：=(others=0); elsif CLKevent and CLK=1 then if EN=1thenif CQI0);end if;end if;end if;if CQI=15 THEN COUT=1;else COUT=0;CQclk1,RST=rst1,EN=en1,CQ=e,COUT=cout1); u2 : decl7s PORT MAP(d=e,led=led1);END ARCHITECT

5、URE one;Value at19. 9 nsValue at19. 9 ns七段數(shù)碼管仿真波形:Value at01 us 3.5T6. 138.6911.2513.8116. 3718. 9321.4924. 0526. 6129.1731.73clklcoutl+j ledl25.6B 1B 0B 0B 0H 3F5B4F666D7D077F6F777C5E79713F06666D71Value at01 us 3.5T6. 138.6911.2513.8116. 3718. 9321.4924. 0526. 6129.1731.73clklcoutl+j ledl25.6B 1B 0B 0B 0H 3F5B4F666D7D077F6F777C5E79713F06666D716F5E79HE七段數(shù)碼管顯示16進制計數(shù)器仿真波形：iMster Time Bar:25. 6 ns| Pointer:2. 87 usInterval:2. 84 usStart:16進制計數(shù)器仿真波形：五、實驗