1、實驗三 組合電路設(shè)計（一）1實驗?zāi)康恼莆赵O(shè)計組合邏輯電路的方法。通過開發(fā)CPLD來實現(xiàn)組合邏輯電路的功能。2示例（1）數(shù)選器74153的VHDL描述。源程序:Library ieee;Use ieee.std_logic_1164.all;Entity mux4 isPort(d0,d1,d2,d3:in std_logic;St,a,b:in std_logic; y:out std_logic);End;Architecture bhv of mux4 isSignal co:std_logic_vector(1 downto 0);Begin Coyyyyyyyyyyyyyyyy=”ZZ

2、ZZ”; End case;End process; End; (3) 8線.3線編碼器74-148的設(shè)計源程序：Library ieee;Use ieee.std_logic_1164.all;Entity yxbm8_3 isPort(i:in std_logic_vector(7 downto 0); St:in std_logic; Y:out std_logic_vector(2 downto 0);Ys,yex:out std_logic);End;Architecture bhv of yxbm8_3 isBegin Process(i,s) Begin If st=1 then

3、 Y=”111”; Ys=1; Yex=1; Else If I(7)=0 then Y=”000”; Ys=1; Yex=0; Elsif I(6)=0 then Y=”001”; Ys=1; Yex=0; Elsif I(5)=0 then Y=”010”; Ys=1; Yex=0; Elsif I(4)=0 then Y=”011”; Ys=1; Yex=0; Elsif I(3)=0 then Y=”100”; Ys=1; Yex=0; Elsif I(2)=0 then Y=”101”; Ys=1; Yex=0; Elsif I(1)=0 then Y=”110”; Ys=1; Ye

4、x=0; Elsif I(0)=0 then Y=”111”; Ys=1; Yex=0; Elsif I=”11111111” then Y=”111”; Ys=0; Yex=1; End if; End if; End process;End;3實驗內(nèi)容（1）多數(shù)表決電路設(shè)計a. 要求：當輸入A、B、C、D有3個或3個以上為1時輸出F為1；輸入為其他狀態(tài)時輸出為0。b. 寫出實驗內(nèi)容的真值表及邏輯表達式。c. 編寫出實現(xiàn)該電路的VHDL程序。d. 用MAX+plusII進行仿真。e. 將編寫好的程序下載到CPLD芯片里，觀察結(jié)果。（2）代碼轉(zhuǎn)換電路設(shè)計a. 要求：輸入為8421BCD碼，輸出為余3碼,如表4-3-2所示。b. 按照實驗內(nèi)容及代碼轉(zhuǎn)換表，寫出邏輯表達式。c. 編寫出實現(xiàn)該電路的VHDL程序。d. 用MAX+plusII進行仿真。e. 將編寫好的程序下載到CPLD芯片里，觀察結(jié)果。4注意事項（1）電路的編程要根據(jù)要求及真值表，要考慮輸入所有可能出現(xiàn)的情況，盡量簡潔。（2）仿真信號要包括所有端子的各種情況。（3）測試信號要包括所有端子的各種情況。5預(yù)習(xí)要求（1）復(fù)習(xí)有關(guān)組合邏輯電路的設(shè)計方法，分析其邏輯功能，寫出其真值表及邏輯表達式。（2）分析輸入信號的所有情況，進行記錄，便于實驗進行驗證。（3）自己繪制激勵波形，考慮輸入端子的各種情況。