1、湘潭大學(xué)實(shí)驗(yàn)報(bào)告課程名稱(chēng)實(shí)用數(shù)字電子技術(shù)基礎(chǔ)實(shí)驗(yàn)名稱(chēng)三人表決電路頁(yè)數(shù)_3_專(zhuān)業(yè) 網(wǎng)絡(luò)工程班級(jí) 2班同組者姓名組另U 學(xué)號(hào) 2015551610 姓名 黃偉雄實(shí)驗(yàn)日期 2016/5/15一、實(shí)驗(yàn)?zāi)康尿?yàn)證三人表決電路的功能。熟悉Quartus II的Verilog HDL文本設(shè)計(jì)流程，掌握組合電路的設(shè)計(jì)仿 真和硬件測(cè)試方法。二、實(shí)驗(yàn)要求根據(jù)實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析、硬 件測(cè)試和詳細(xì)實(shí)驗(yàn)過(guò)程；給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。三、實(shí)驗(yàn)原理三人表決電路中，當(dāng)表決某個(gè)提案時(shí)，多數(shù)人同意，則通過(guò)提案；同時(shí) 有一個(gè)人具有一票否決權(quán)。若全票否決，也給出顯示。設(shè)輸入為A、B

2、、C，且A具有否決權(quán)，同意用1表示，不同意用0表示。 輸出X為1時(shí)表示提案通過(guò)；Y為1時(shí)表示全票否決，則三人表決電路真值 表如下：ABCXY0000100100010000110010000101101101011110四、實(shí)驗(yàn)內(nèi)容三人表決電路的輸入與仿真利用Quartus II完成三人表決電路的文本編輯輸入和仿真測(cè)試等步驟， 給出仿真波形。在實(shí)驗(yàn)系統(tǒng)上進(jìn)行硬件測(cè)試，驗(yàn)證此設(shè)計(jì)的功能。對(duì)于引腳鎖定以及 硬件下載測(cè)試,ABC2.0分別接至鍵3、鍵2、鍵1；CLK接至?xí)r鐘CLOCK0(256Hz), 輸出信號(hào)X接D1,輸出信號(hào)Y接蜂鳴器。最后進(jìn)行編譯、下載和硬件測(cè)試 實(shí)驗(yàn)(通過(guò)按下鍵3、鍵2、鍵1

3、,控制D1的亮滅)。五、實(shí)驗(yàn)環(huán)境與設(shè)備在實(shí)驗(yàn)室用電腦和實(shí)驗(yàn)箱進(jìn)行實(shí)驗(yàn)。六、實(shí)驗(yàn)代碼設(shè)計(jì)(含符號(hào)說(shuō)明)module JG3 (ABC,X,Y);/Input Port(s)input 2:0 ABC;/Output Prot (s)output X,Y;reg X,Y;/Additional Module Item(s)always(ABC)case(ABC)3B000: begin X=1B0 ;Y=1B1 ; end3B001: begin X=1B0 ;Y=1B0 ; end3B010: begin X=1B0 ;Y=1B0 ; end3B011: begin X=1B0 ;Y=1B0 ;

4、 end3B100: begin X=1B0 ;Y=1B0 ; end3B101: begin X=1B1 ;Y=1B0 ; end3B110: begin X=1B1 ;Y=1B0 ; end3B111: begin X=1B1 ;Y=1B0 ; enddefault: begin X=1B1 ;Y=1B0 ; endendcaseendmodule七、實(shí)驗(yàn)檢驗(yàn)與測(cè)試當(dāng)燈全滅（全票否決）時(shí)蜂鳴器響（Y為1）；只要A不亮，X就不亮； 當(dāng)A亮了時(shí)，如果BC沒(méi)亮則X仍然不亮，若BC中至少亮一個(gè)，則X亮，即 通過(guò)。八、測(cè)試數(shù)據(jù)詳細(xì)數(shù)據(jù)見(jiàn)文件夾JG3。九、實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及處理情況（包括實(shí)驗(yàn)現(xiàn)象、原因分析、排故障的方 法等）剛開(kāi)始由于自己的粗心大意，將代碼抄錯(cuò)了，導(dǎo)致全程編譯老是出錯(cuò)誤，怎么也找不 到原因，后來(lái)經(jīng)過(guò)仔細(xì)的比對(duì)才發(fā)